[发明专利]层次化设计中穿透模块层次的模块引脚对齐方法

说明书

本发明实施例涉及一种层次化设计中穿透模块层次的模块引脚对齐方法。执行顶层的布局规划，确定将要被单独物理实现的逻辑功能模块；对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；根据每个时序路径，遍历第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系，对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；根据包含连接约束文件的一级划分数据文件使第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种层次化设计中穿透模块层次的模块引脚对齐方法。

背景技术

芯片后端设计通常采用两种思路，一种为展平化设计(flatten)，另一种为层次化设计(hierarchical)。

展平化的设计方法是一种自下而上的设计思路，这种设计方法会一下子导入所有芯片中所需要的元件，而每个元件都要经过充分的验证，确保各个元件的功能无误。而后将所有这些原件组合，构成整个芯片系统。工程师在设计的时候，可以随意调动任意一个原件，也就是说所有元件都是看得到的，也就是说工程师可以看到芯片所有内容的完整的设计，因此这样的设计通常由一个或少数几个工程师来完成。

然而，随着芯片的规模越来越大，全芯片模式的设计数据量和复杂程度与过去相比已经不可同日而语，直接完成全芯片设计的工作越来越不现实。层次化设计逐渐替代了展平式设计，成为了主流的设计方法。

层次化的设计方法是一种自上而下的设计思路。对于前端设计来说，它会首先分析整个芯片要实现的功能，而后划分(partition)为不同的功能模块，在划分的时候只关心每个模块的输入输出，不考虑模块内部具体是怎么构成的。之后对划分的每个单一的一个功能模块可以分派给一位工程师完成设计，在功能模块内部还可以再进行进一步的展平化设计或者层次化设计，直到最终最低一级的模块的展平化设计。设计工作就可以层层展开由不同的工程师完成，以此将复杂庞大的全芯片设计拆解为多级子模块的设计，对于各子模块保证时序收敛，没有设计规则违例(DRC)等等，而后由一位工程师在顶层将所有功能模块连接起来，最终做到整个芯片功能正常。层次化设计最大的优点就是可以并行处理多个功能模块，大大减少设计周期。层次化设计需要在划分(partition)初期就对功能模块进行充分的预估，做好时序的裕量(timing budget)。

然而在实际设计过程中，往往存在不同功能模块向下的子模块之间存在时序路径，且其中一些有较为苛刻的时序约束，按照目前现有的设计流程，在不同的工程师分别进行各个功能模块的设计时不能清楚的知晓自己所负责的功能模块与其它功能模块(由其它工程师负责设计)之间的约束，造成各个功能模块设计完成在顶层进行功能模块连接后，这些子模块之间的时序不能满足时序约束要求，导致顶层设计的工程师还需要对功能模块及其子模块再进行重新调整，或者进行局部的重新布线，导致设计周期增加，时序收敛困难，给设计实现增加了技术难度。

发明内容

本发明的目的是提供一种层次化设计中穿透模块层次的模块引脚对齐方法，通过该方法能够实现层次化设计中存在时序路径并且是较为苛刻的时序约束的不同功能模块的子模块之间的走线直连，加速时序收敛,也有益于减小芯片面积,解决了潜在的布线问题。

为此，本发明实施例提供了一种层次化设计中穿透模块层次的模块引脚对齐方法，包括：

执行顶层的布局规划(floorplan)，确定将要被单独物理实现的逻辑功能模块；

对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；