[发明专利]存储器控制电路及快闪存储器的抹除操作的控制方法

说明书

本申请公开了一种存储器控制电路及快闪存储器的抹除操作的控制方法；其中，存储器控制电路，用于一集成电路。集成电路包括一处理器、一知识产权核电路及一快闪存储器。存储器控制电路包括：存储器控制器，用以依据处理器的抹除指令而开始对快闪存储器执行抹除操作以产生抹除信号；以及计时电路，因应于抹除信号以开始计数操作。因应于知识产权核电路所产生的中断信号，存储器控制器及计时电路是分别暂停抹除操作及计数操作。因应于中断信号被清除，存储器控制器及计时电路是分别恢复抹除操作及计数操作。因应于计时电路已计数至预定值，计时电路输出完成信号至存储器控制器以表示抹除操作已完成。

技术领域

本发明有关于集成电路，特别是有关于一种存储器控制电路及快闪存储器的抹除操作的控制方法。

背景技术

传统上，当快闪存储器接收到抹除(erase)后，因为抹除操作需要花费较长的时间，且在抹除操作的期间，快闪存储器无法再接收其他指令动作。因此，传统集成电路中的处理器需要等待快闪存储器的抹除操作完成后才能从快闪存储器的储存空间读取数据。在快闪存储器的抹除操作的期间，即使处理器接收到来自其他电路发送的中断信号，为了确保快闪存储器的数据能被正确抹除，处理器会延后中断信号的发生直到快闪存储器的抹除操作完成。然而，快闪存储器的抹除操作时间太过漫长可能会影响到处理器对中断信号的反应速度，进而降低集成电路的效能。

因此，需要一种存储器控制电路及快闪存储器的抹除操作的控制方法以解决上述问题。

发明内容

本发明提供一种存储器控制电路，用于一集成电路。所述集成电路包括一处理器、一知识产权核电路及一快闪存储器。所述存储器控制电路包括：一存储器控制器，用以依据来自所述处理器的一抹除指令而开始对所述快闪存储器中的一目标数据区块执行抹除操作，并产生一抹除信号；以及一计时电路，用以因应于所述抹除信号以开始计数操作。因应于所述知识产权核电路产生一中断信号，所述存储器控制器及所述计时电路是分别暂停所述抹除操作及所述计数操作。因应于所述知识产权核电路的所述中断信号被清除，所述存储器控制器及所述计时电路是分别恢复所述抹除操作及所述计数操作。因应于所述计时电路已计数至一预定值，所述计时电路是输出一完成信号至所述存储器控制器以表示所述抹除操作已完成。

在一些实施例中，所述知识产权核电路是因应于一中断事件而产生所述中断信号，且当所述处理器处理完毕所述中断事件，所述处理器是传送一中断清除信号至所述知识产权核电路以清除所述中断信号。

在一些实施例中，当所述抹除操作正在抹除所述目标数据区块中的特定页面且所述存储器控制器因应于所述中断信号而中断所述抹除操作时，所述存储器控制器是设定所述特定页面的页面编码为中断点，其中当所述中断信号被清除时，所述存储器控制器是从所述中断点恢复所述抹除操作。

在一些实施例中，所述计时电路包括：一反相器，用以将所述中断信号转换为一反相中断信号；一与门，用以将所述反相中断信号及所述抹除信号进行与(AND)运算以产生一使能信号；一计数器，用以依据所述使能信号而进行计数以产生一计数值；以及一比较器，用以比较所述计数值与一预定值，并依据比较结果以产生所述完成信号。

在一些实施例中，因应于所述计数值大于或等于所述预定值，所述比较器所产生的所述完成信号为高逻辑状态。因应于所述计数值小于所述预定值，所述比较器所产生的所述完成信号为低逻辑状态。因应于所述完成信号为高逻辑状态，所述计数器是重置所述计数值。