[发明专利]半导体器件的制造方法

说明书

本发明的实施例提供了一种制造半导体器件的方法，包括：在栅介电层上形成伪栅电极层；在所述伪栅电极层上方形成图案化的掩模层；以所述图案化的掩模层为掩模，将所述伪栅电极层图案化为多个图案化的伪栅电极，所述图案化的伪栅电极彼此间隔，使得每个图案化的伪栅电极在横截面图中具有顶宽且底窄的轮廓，其中，所述图案化包括以越来越强的横向蚀刻特性蚀刻所述伪栅电极层；在所述图案化的伪栅电极的侧壁上形成栅极间隔件；以及用含金属的栅电极代替所述图案化的伪栅电极。

分案申请

本申请是2017年08月10日提交的标题为“通过形成顶部宽且底部窄的伪栅电极来减少金属栅极悬置”、专利申请号为201710680527.7的分案申请。

技术领域

本发明实施例总体涉及半导体领域，更具体地，涉及半导体器件的制造方法。

背景技术

半导体集成电路(IC)产业已经经历了快速发展。IC材料和设计中的技术进步已经产生了一代又一代IC，其中，每一代IC都具有比上一代更小和更复杂的电路。然而，这些进步增大了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演化过程中，功能密度(即，每一芯片面积上互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。

为了促进半导体器件按比例缩小工艺，可以使用金属栅电极来代替传统的多晶硅电极。金属栅电极的形成可以包括栅极替换工艺，其中去除伪栅电极以在其位置形成开口，并且后续用金属材料填充开口以形成金属栅电极。然而，传统的栅极替换工艺可能在开口中留下悬置部分，这可能阻碍金属材料填充开口。因此，可能在金属栅极中形成空隙，这降低了半导体器件的性能。

因此，虽然现有的栅极替换工艺通常已经足够用于它们的预期目的，但是它们还没有在各个方面完全令人满意。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多晶硅层；蚀刻所述多晶硅层以形成伪栅电极，所述伪栅电极包括具有第一横向尺寸的顶部部分和具有第二横向尺寸的底部部分，所述第一横向尺寸大于或等于所述第二横向尺寸；以及用金属栅电极替换所述伪栅电极。

根据本发明的另一些实施例，还提供给了一种制造半导体器件的方法，所述方法包括：在衬底上方形成栅极介电层；在所述栅极介电层上方形成伪栅电极层；用包括氟和氯的蚀刻剂蚀刻所述伪栅电极层以形成伪栅电极，其中，所述蚀刻包括随着所述蚀刻更深地进入所述伪栅电极层而增加所述蚀刻剂的氟含量；在所述伪栅电极的侧壁上形成间隔件；在所述伪栅电极的相对两侧上且在所述衬底中形成源极/漏极区；以及用金属栅电极替换所述伪栅电极。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：高k栅极介电层，设置在衬底上方；以及金属栅电极，设置在所述高k栅极介电层上方；其中：所述金属栅电极具有顶部部分和底部部分，所述底部部分比所述顶部部分更靠近所述高k栅极介电层；所述顶部部分具有第一横向尺寸；所述底部部分具有第二横向尺寸；以及所述第一横向尺寸不小于所述第二横向尺寸。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。

图2是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。

图2A是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。

图3是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。