[发明专利]基于关键门的电路路径级NBTI老化预测方法及装置

说明书

本发明公开了基于关键门的电路路径级NBTI老化预测方法及装置，所述方法包括：构建训练集和测试集；利用训练集对线性回归模型进行训练，训练过程中模型的输入是关键子电路的第0年和第1年的老化延时数据，模型的输出是关键子电路的第2年至第N年的老化延时数据，N为大于2的正整数；训练完成后，利用测试集对训练好的线性回归模型进行验证，验证过程中模型的输入是关键路径的第0年和第1年的老化延时数据，模型的输出是关键路径的第2年至第N年的老化延时数据；测试完成后，将待预测的关键路径的第0年和第1年的老化延时数据输入到最终的线性回归模型，预测第2年至第N年的老化延时数据；本发明的优点在于：同时保障预测精度和速度。

技术领域

本发明涉及电路技术领域，更具体涉及基于关键门的电路路径级NBTI老化预测方法及装置。

背景技术

随着CMOS工艺尺寸的不断缩小，电路的性能不断提升，晶体管的特性也发生了很大的变化，这给电路的可靠性带来了巨大挑战。负偏置温度不稳定效应(Negative biastemperature instability，NBTI)、热载流子效应(Hot-carrier injection，HCI)是引起电路老化主要原因，它们会影响晶体管的电气特性，并导致电路时序紊乱，甚至引起电路功能失效。在这些老化效应中，NBTI效应被认为是最主要的因素，NBTI效应主要作用于PMOS管，当PMOS管处于负偏置状态，即V_gs＝-V_dd时，此时晶体管处于受压状态。随着时间的增加，晶体管的阈值电压(|Vth|)会不断增加，驱动电流不断减少，最终会使电路的延时不断增加而发生时序故障。

现有的针对NBTI效应的解决方法主要包括输入向量控制、植入时延保护带、门替换等，但是这些方法需要预测电路关键路径的老化延时，从而在设计阶段减少NBTI效应带来的影响。目前对于老化延时的研究主要包括以下方法：

(1)文献《Tu R H,Rosenbaum E,Chan W Y,et al.Berkeley reliability tools-BERT[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits andSystems,2002,12(10),1524-1534.》介绍了一种老化感知晶体管级时序分析方法。在每个晶体管的不同工作条件下，模拟了无老化效应的初始电路。然后，使用收集的信息，计算整个电路中每个晶体管因老化而产生的阈值偏移。最后，将偏移的阈值应用于每个晶体管，并计算预测寿命的电路延迟。这种方法精度很高，却很耗时。

(2)文献《Lorenz D,Georgakos G,Schlichtmann U.Aging analysIs of circuittiming considering NBTI and HCI[C].In 2009 15th IEEE International On-LineTesting Symposium.IEEE,2009,3-8.》提出了一种基于查找表(Look-up table，LUT)的门级老化时序分析方法。将PMOS晶体管NBTI效应引起的阈值偏移与门延迟退化相关联，然而，它既没有NMOS晶体管中的PBTI效应，也没有考虑到门的上升和下降斜率，精度很低。

(3)文献《Kiamehr S,Firouzi F,Tahoori M B.Aging-aware timing analysisconsidering combined effects ofNBTI and PBTI[J].In International Symposium onQuality Electronic Design(ISQED).IEEE,2013,53-5.》使用一个老化标准单元库。考虑到不同的输入信号概率，扩展了单元库并提供了每个库单元的多个副本。然后，根据每个门的期望输入信号概率进行技术映射，并使用扩展单元库中的容错单元替换最初的门。然而，只考虑了输入信号考虑，精度依然不高。

综上所述，现有技术预测关键路径老化延时方法预测精度和速度难以同时保障。

发明内容