[发明专利]用于提高多芯粒晶圆集成可靠性的混合键合结构和方法

说明书

本发明公开了一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法，该结构包括：对待键合晶圆的上表面对应芯粒键合区域的介电层和n个待键合芯粒的下表面的介电层进行光刻刻蚀，分别形成晶圆凹槽和芯粒凹槽；在凹槽中沉积TiN阻挡层以及铜的籽晶层，利用电镀生长铜填满凹槽，再利用CMP平整表面，形成晶圆铜壁和芯粒铜壁；将形成铜壁的待键合芯粒与的待键合晶圆对准贴合后进行混合键合，得到预键合晶圆组；将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合。本发明可以阻隔集成芯粒之间及芯粒内部的电信号干扰，并且对D2W集成的散热有很大提升，避免芯粒工作时热量的局部堆积，提升了键合结果的可靠性。

技术领域

本发明涉及半导体领域，具体涉及一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法。

背景技术

随着集成电路产业的发展，芯片的关键节距以及尺寸都在不断地缩小，相应地涌现出了一些新的集成封装方式，例如利用混合键合（Hybrid bonding）技术实现晶圆到晶圆的键合（Wafer to Wafer， W2W）以及芯粒到晶圆的键合（Die to Wafer， D2W）。

混合键合是一种将晶圆/芯片上的Cu电极和介电层同时键合的技术。省去了钎料微凸点（Solder μbump），因此混合键合可以进一步缩小键合的互连节距至10μm以下。因此利用混合键合技术可以实现高密度的集成，其在3D封装中起到不可替代的作用。

在D2W的键合中，需要将若干的芯粒集成到一张晶圆上，除了需要考虑键合界面优化以获得高质量的键合外，如此高密度的芯粒集成后，极具缩短的芯粒间距会导致异构芯粒之间的电信号互相干扰，高压低压之间存在较大的压差对介电层造成电迁移，其对键合界面的可靠性造成一定的影响，进而影响整个键合系统的可靠性；另外芯粒内部不同功能的Cu电极之间也存在同样的困扰。

发明内容

为了解决现有技术中存在的上述技术问题，本发明提出了一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法，可以阻隔集成芯粒之间及芯粒内部的电信号干扰，减小芯粒之间以及芯粒内键合界面的电迁移，另外这种键合方法对多芯粒集成的散热也有很大提升，可以整体提升键合结果的可靠性，其具体技术方案如下：

一种用于提高多芯粒晶圆集成可靠性的混合键合结构，包括待键合的半导体晶圆和n个待键合的芯粒，所述待键合的半导体晶圆和n个待键合的芯粒对准贴合后进行混合键合，后退火热处理形成键合结构；所述的待键合的半导体晶圆的上表面和n个待键合的芯粒的下表面均设有介电层以及图形化的Cu电极；所述待键合的半导体晶圆的上表面对应芯粒键合区域的介电层通过光刻刻蚀有晶圆凹槽，所述 n个待键合芯粒的下表面的介电层通过光刻刻蚀有芯粒凹槽；所述晶圆凹槽和芯粒凹槽中分别设有晶圆铜壁和芯粒铜壁。

进一步的，所述n个待键合的芯粒的下表面的图形化Cu电极与所述的待键合的半导体晶圆的上表面的图形化Cu电极位置对应。

进一步的，所述晶圆铜壁和芯粒铜壁是通过化学气相沉积法在晶圆凹槽和芯粒凹槽中沉积TiN阻挡层，利用溅射形成铜的籽晶层，再利用电镀生长铜填满晶圆凹槽和芯粒凹槽，最后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理形成。

进一步的，所述的芯粒凹槽呈方形环绕在待键合面的内部Cu电极周围，将芯粒的Cu电极分区。

进一步的，所述的芯粒凹槽宽1~20μm，深度5~50μm，距离芯粒边界5~1000μm。

进一步的，所述晶圆凹槽与芯粒凹槽形状、尺寸以及待键合位置对应。

进一步的，所述芯粒铜壁与芯粒接地信号相连，晶圆铜壁与晶圆接地信号相连。

进一步的，所述的待键合的半导体晶圆101的上表面和n个待键合的芯粒的下表面的介电层可以是二氧化硅、氮化硅、氧化铝等绝缘材料。

一种用于提高多芯粒晶圆集成可靠性的混合键合方法，包括以下步骤：