[发明专利]一种存储器及其制备方法、存储系统在审
申请号: | 202210515481.4 | 申请日: | 2022-05-11 |
公开(公告)号: | CN114975457A | 公开(公告)日: | 2022-08-30 |
发明(设计)人: | 刘沙沙;高晶;张天辉;张红;霍宗亮 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/11524 | 分类号: | H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582 |
代理公司: | 深圳紫藤知识产权代理有限公司 44570 | 代理人: | 熊恒定 |
地址: | 430205 湖北省武*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 一种 存储器 及其 制备 方法 存储系统 | ||
本发明公开了一种存储器及其制备方法、存储系统,先在堆叠层上形成覆盖第一区域的第一停止层,接着在堆叠层上形成图案化硬掩模层。该图案化硬掩模层包括位于第一停止层正上方的第一开口图案和对应第二区域的沟道孔图案。然后基于图案化硬掩模层形成对应沟道孔图案的沟道孔。覆盖第一区域的第一停止层可以保证第一区域的堆叠层不被刻蚀。在对应第二区域的位置刻蚀形成有沟道孔图案,同时在对应第一区域的位置刻蚀形成有第一开口图案。因此在刻蚀堆叠层时,在需要形成沟道孔的区域和不需要形成沟道孔的区域的交界处,可以减少残留物分子聚集在交界处对堆叠层的刻蚀造成影响,进而可以改善第二区域边缘的沟道孔刻蚀工艺,降低刻蚀难度。
技术领域
本发明总体上涉及电子器件领域,并且更具体的,涉及一种存储器及其制备方法、存储系统。
背景技术
在3D NAND中,沟道孔呈阵列排布,且被多条栅线缝隙划分为多个存储块或存储指。一般,在任意相邻的两条栅线缝隙之间可以排布多排沟道孔(例如9排),且多排沟道孔之间的间距相等,与栅线缝隙相邻的沟道孔可以称为外排孔(可以包括一排或两排或更多排)。
外排孔在刻蚀工艺中,容易出现各种问题,沟道孔的刻蚀难度较大。
发明内容
本发明实施例的目的在于提供一种存储器及其制备方法、存储系统,旨在改善第二区域边缘的沟道孔刻蚀工艺,降低刻蚀难度。
第一方面,本发明实施例提供一种的制备方法,包括:
提供衬底;
在所述衬底上形成堆叠层,所述堆叠层包括沿第一方向延伸的第一区域和与所述第一区域相邻的第二区域;
在所述堆叠层上形成第一停止层,所述第一停止层覆盖所述第一区域;
在所述堆叠层上形成图案化硬掩模层,所述图案化硬掩模层覆盖所述第一停止层,且所述图案化硬掩模层包括位于所述第一停止层正上方的第一开口图案,以及位于所述堆叠层上对应所述第二区域的沟道孔图案;
基于所述图案化硬掩模层对所述堆叠层进行刻蚀,以在所述第二区域形成对应所述沟道孔图案的沟道孔。
进一步,所述第一停止层相对于所述图案化硬掩模层的刻蚀选择比小于1。
进一步,所述第一区域用于形成栅线缝隙。
进一步,所述在所述堆叠层上形成第一停止层的步骤,包括:
在所述堆叠层上沉积第一停止材料,所述第一停止材料覆盖所述第一区域和所述第二区域;
刻蚀位于所述第二区域的所述第一停止材料,以形成位于所述第一区域的所述第一停止层。
进一步,所述在所述堆叠层上形成第一停止层的步骤,包括:
在所述堆叠层上形成绝缘层;
刻蚀所述绝缘层,以形成与所述第一区域对应的开口;
在所述开口中填充所述第一停止层。
进一步,所述开口的深度小于所述绝缘层的厚度。
进一步,所述开口的宽度大于所述第一区域的宽度。
进一步,所述在所述堆叠层上形成图案化硬掩模层的步骤,包括:
在所述堆叠层上形成硬掩模层,所述硬掩模层覆盖所述第一停止层;
对所述硬掩模层进行刻蚀,以形成所述第一开口图案和所述沟道孔图案。
进一步,所述堆叠层还包括位于所述第二区域外围的第三区域;所述存储器的制备方法还包括:在所述堆叠层上形成第二停止层,所述第二停止层覆盖所述第三区域;
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的