[发明专利]一种FPGA控制的DDR映射多个DDR_FIFO实现系统及方法

说明书

本发明是一种FGPA控制的DDR映射多个DDR_FIFO实现系统及方法。本发明涉及数字通信领域技术领域，本发明为了解决FPGA内高速数据缓存通道数量固定的问题，实现当DDR能够满足多个数据通道的总带宽和总缓存容量时，用户可根据缓存通道数量创建相应数量的DDR_FIFO，每个DDR_FIFO映射DDR中的一段地址，可根据需求调整每个DDR_FIFO缓存容量，DDR_FIFO的数据输入和输出都具有异步时钟，用于解决数据跨时钟域的问题，使用方式和FPGA内的FIFO相同，有效提高FPGA开发效率和硬件利用率。

技术领域

本发明涉及数字通信领域技术领域，尤其是多通道、高带宽的数字通信缓存和处理，是一种FGPA控制的DDR映射多个DDR_FIFO实现系统及方法。

背景技术

随着高速数字通信发展，可编程的逻辑列阵(FPGA)在数字通信领域应用越来越广泛，但是由于FPGA中存储空间有限，在高速数据通信和高速数据处理的过程中通常需要较大的缓存容量，大多数设计是在FPGA外部使用DDR作为大容量缓存，同时由于DDR的芯片引脚较多，FPGA引脚资源有限，设计时会采用引脚复用的方式将多片DDR组合成一个DDR。FGPA的编程工具带有DDR控制器IP核，DDR控制器IP核具有两种数据接口，普通接口和AXI总线接口，FGPA通过该IP核的数据接口实现对DDR数据写入和读取。

对于FPGA硬件电路，一旦生产完成后，FPGA能够控制的DDR数量就固定了，FPGA内高速数据缓存通道数量也就固定了，如果在FPGA内有更多种通信速率不相同的高速数据需要缓存，虽然DDR的数据带宽能够满足，但是由于通道有限无法满足。对于这种需求，只能增加硬件解决多个通道数据缓存问题，这种方式通用性差，造成了资源浪费。

因此，如何提高DDR控制的通用性和灵活性，降低设备成本是本领域技术人员亟需解决的问题。

发明内容

本发明为克服现有技术的不足，解决FPGA内高速数据缓存通道数量固定的问题，实现当DDR能够满足多个数据通道的总带宽和总缓存容量时，用户可根据缓存通道数量创建相应数量的DDR_FIFO，每个DDR_FIFO映射DDR中的一段地址，可根据需求调整每个DDR_FIFO缓存容量，DDR_FIFO的数据输入和输出都具有异步时钟，用于解决数据跨时钟域的问题，使用方式和FPGA内的FIFO相同，有效提高FPGA开发效率和硬件利用率。

本发明提供了一种FGPA控制的DDR映射多个DDR_FIFO实现系统及方法，本发明提供了以下技术方案：

一种FGPA控制的DDR映射多个DDR_FIFO实现方法，所述方法包括以下步骤：

通过FPGA内DDR控制器IP核与DDR芯片进行数据交互；DDR控制器AXI总线与地址管理逻辑模块进行数据传输；地址管理逻辑模块仲裁DDR控制器某一时刻与其中一个DDR_FIFO进行数据通讯，同时管理DDR_FIFO映射DDR的地址和AXI总线通讯时序。

优选地，某一通道，当DDR映射地址段内没有数据同时FIFO4中数据量没有达到设定的数据量时，数据流向采用FIFO1→FIFO4，即方式1。

优选地，某一通道内，当DDR映射地址段内有数据或FIFO4中数据量到达到设定的数据量时采用FIFO1→FIFO2→DDR控制器→FIFO3→FIFO4，即方式2。

优选地，某一通道的DDR_FIFO逻辑模块实时监测FIFIO1中数据量，当某一通道FIFIO1的empty信号为低，同时DDR映射地址段内没有数据和FIFO4中数据量没有达到设定的数据量时，读取FIFO1中数据向FIFO4中写入，当FIFO1的empty信号为高，或FIFO4中数据量达到设定的数据量，停止该数据流向模式。