[发明专利]用于在易失性存储器中的码字中存储逻辑到物理地址表条目的存储系统和方法

说明书

本发明公开了一种存储系统，该存储系统高速缓存在易失性存储器中读取的逻辑到物理地址表条目。该逻辑到物理地址表条目存储在码字中。存储系统可以改变码字中的条目的数量或尺寸。附加地或另选地，每个码字可以存储完整逻辑到物理地址表条目和部分逻辑到物理地址表条目两者。在一个示例中，具有62个字节的数据和两个字节的错误校正代码的码字存储15个完整逻辑到物理地址表条目和一个部分逻辑到物理地址表条目，其中部分条目的其余部分存储在另一个码字中。这种配置在存储空间效率和随机存取写入性能之间达到了良好的平衡。

背景技术

在一些存储环境中，主机向存储系统提供用于读取或写入命令的逻辑地址，并且存储系统查询逻辑到物理地址转换表以识别与逻辑地址相关联的非易失性存储器的物理地址。表存储在非易失性存储器中，但是该表的一些或全部可以在易失性存储器中高速缓存以便进行更快访问。错误校正代码可以基于缓存表生成并存储在易失性存储器中。

附图说明

图1A是一个实施方案的非易失性存储系统的框图。

图1B是示出一个实施方案的存储模块的框图。

图1C是示出一个实施方案的分级存储系统的框图。

图2A是示出根据一个实施方案的图1A所示的非易失性存储系统的控制器的部件的框图。

图2B是示出根据一个实施方案的图1A所示的非易失性存储系统的部件的框图。

图3是一个实施方案的主机和存储系统的框图。

图4是其中四个字节的数据由一个字节的错误校正代码保护的一个实施方案的码字的图示。

图5是其中128个字节的数据由两个字节的错误校正代码保护的一个实施方案的码字的图示。

图6是其中64个字节的数据由两个字节的错误校正代码保护的一个实施方案的码字的图示。

图7是示出在多个场景下DRAM使用的一个实施方案的表。

图8是其中每个码字包括由两个字节的错误校正代码保护的62个字节的数据的一个实施方案的两个码字的图示。

具体实施方式

以下实施方案整体涉及用于在易失性存储器中的码字中存储逻辑到物理地址表条目的存储系统和方法。在一个实施方案中，提供了一种存储系统，该存储系统包括：非易失性存储器；易失性存储器；用于从易失性存储器读取码字的装置，其中码字包括数据部分和从该数据部分生成的错误校正代码，并且其中数据部分包括从非易失性存储器读取的至少一个逻辑到物理地址表条目；和用于改变码字中的至少一个逻辑到物理表条目的数量或尺寸的装置。在另一个实施方案中，提供了一种存储系统，该存储系统包括非易失性存储器、易失性存储器和控制器。该控制器被配置成将第一码字和第二码字存储在易失性存储器中。第一码字的数据有效载荷包括从非易失性存储器读取的第一逻辑到物理地址表条目和从非易失性存储器读取的第二逻辑到物理地址表条目的一部分，并且第二码字的数据有效载荷包括第二逻辑到物理地址表条目的其余部分。在又一个实施方案中，提供了一种方法，该方法包括：将码字存储在易失性存储器中，其中码字包括数据部分和从该数据部分生成的错误校正代码，其中数据部分包括从非易失性存储器读取的完整逻辑到物理地址表条目和从非易失性存储器读取的部分逻辑到物理地址表条目；以及将至少一个附加码字存储在易失性存储器中，其中至少一个附加码字包括部分逻辑到物理地址表条目的其余部分。提供了其他实施方案，并且这些实施方案中的每个实施方案可单独使用或组合使用。