[发明专利]一种FPGA与DM8148双芯架构系统及其视频传输优化方法

权利要求书

1.一种FPGA与DM8148双芯架构系统，其特征在于，该系统包括型号为EP4CGX75CF23I7的FPGA模块和异构多核媒体处理器TMS320DM8148；FPGA模块内设有视频采集模块和视频格式转换模块，分别用于视频采集和视频格式转换，FPGA模块内设有FIFO写控制模块、视频帧分段缓存FIFO模块以及FIFO读控制模块，用于视频帧FIFO分段缓存并传输；异构多核媒体处理器TMS320DM8148异构了Cortex-A8控制主核、C674x DSP视频算法处理从核、Video M3视频编解码从核以及VPSS M3视频采集和输出控制从核，用于承担视频算法处理，视频编码，视频HDMI输出或网络发送；异构多核媒体处理器TMS320DM8148的GPMC驱动软件包括视频数据读取、EDMA数据搬运、外部I/O中断、定时器、视频每帧分段缓存、内存映射以及异步通知功能。

2.一种应用权利要求1所述的FPGA与DM8148双芯架构系统的视频传输优化方法，其特征在于，包括以下步骤：

S1、FPGA模块的视频采集模块采集成像设备视频数据，像素数据经视频格式转换模块转换为16位位宽，匹配GPMC的16位并行数据总线读取，视频数据由FIFO写控制模块写入视频帧分段缓存FIFO模块；

S2、FIFO首次写满时，FIFO读控制模块发送外部I/O中断信号唤醒GPMC读取FIFO视频数据；

S3、GPMC起始读取FIFO视频数据时，GPMC驱动定时器启动计时，定时时长为读空FIFO的时间和再次写满FIFO的时间之和，该时长由FIFO读空和写满所需的时钟量乘以该时钟周期计算获取；

S4、依据FIFO读空所需时长，GPMC动态配置并发送对应的时钟数量，该时钟量可以将FIFO读空，FIFO读空后，GPMC即停止读取，进入睡眠模式，FIFO写端依然继续写入视频数据；

S5、等到FIFO写满时，定时时间到，唤醒GPMC读取FIFO视频数据；

S6、重复步骤S3-S5，循环进行。