[发明专利]自适应时钟电路、芯片及电压调整方法、装置

说明书

本申请实施例提供了一种自适应时钟电路、芯片及电压调整方法、装置。本方案适用于包括ARM、RI SC‑V指令集架构的各种芯片，如物联网芯片、音/视频芯片等。自适应时钟电路应用于芯片，芯片包括电压源、被监测电路和时钟源，自适应时钟电路包括：自适应时钟单元，自适应时钟单元与被监测电路的电压输入端连接，并检测电压输入端的电压，若检测到电压小于或等于设定值，则对时钟源输出到被监测电路的时钟信号进行调整；电压跌落计数与调整单元，电压跌落计数与调整单元与自适应时钟单元连接，以记录设定时间段内电压小于或等于设定值的跌落次数，并根据跌落次数对电压源的输出电压进行调整。该自适应时钟电路可以保证电路的安全性，且避免过度降低性能。

技术领域

本申请实施例涉及电子技术领域，尤其涉及一种自适应时钟电路、芯片及电压调整方法、装置。

背景技术

随着芯片制程的不断缩小，芯片集成的密度越来越大，芯片的性能也在不断变高。芯片中的高性能模块在频率和负载的快速切换中会更容易出现芯片的电源网络无法及时提供足够的电流给需要的区域，导致该电压域的电压被瞬时跌落，造成高性能模块中的电路时序无法得到保障，芯片因此可能进入不可预知的状态，引发工作异常。虽然通过降低频率的方式可以在一定程度上保证安全性，例如，当电路负载发生剧烈变化时，会引发多次长时间的电压跌落(即VDD droop)，为了防止电路出现故障，自适应时钟电路会多次降低电路频率并多次重复恢复至原频率，但是芯片频繁地或者长时间地工作在较低频率会造成性能的浪费，因此如何在保证芯片安全的情况下，减少性能损失成为亟需解决的问题。

发明内容

有鉴于此，本申请实施例提供一种自适应时钟电路方案，以解决芯片中出现电压跌落影响工作安全和性能的问题。

根据本申请实施例的第一方面，提供了一种自适应时钟电路，所述自适应时钟电路应用于芯片，所述芯片包括电压源、被监测电路和时钟源，所述自适应时钟电路包括：自适应时钟单元，所述自适应时钟单元与所述被监测电路的电压输入端连接，并检测所述电压输入端的电压，若检测到所述电压小于或等于设定值，则对所述时钟源输出到所述被监测电路的时钟信号进行调整；电压跌落计数与调整单元，所述电压跌落计数与调整单元与所述自适应时钟单元连接，以记录设定时间段内所述电压小于或等于设定值的跌落次数，并根据所述跌落次数对所述电压源的输出电压进行调整。

根据本申请实施例的第二方面，提供了一种电压调整方法，所述方法应用于芯片的自适应时钟电路，所述芯片还包括电压源和被监测电路，所述自适应时钟电路为上述的自适应时钟电路，所述方法包括：监测设定时间段内所述被监测电路的电压输入端的电压；若所述电压小于或等于设定值，则增加设定时间段内的跌落次数的计数；根据所述设定时间段内所述被监测电路输入的电压小于或等于设定值的跌落次数，对所述电压源的电压进行调整。

根据本申请实施例提供方式，通过在自适应时钟电路中增加电压跌落(VDDdroop)的跌落次数计数单元，以持续跟踪统计设定时间段内的电压跌落的发生次数(即跌落次数)，根据跌落次数和次数阈值来增加或恢复电压源的电压，从而保证被监测电路在性能、功耗以及安全之间的折中。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为根据本申请实施例一的自适应时钟电路的示意图；

图2为根据本申请实施例二的电压调整方法的步骤流程示意图；

图3为根据本申请实施例三的电压调整装置的结构框图；

图4为根据本申请实施例六的电子设备的结构框图。

具体实施方式