[发明专利]一种防倒灌电路、GPIO电路、芯片、电子设备

权利要求书

1.一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，其特征在于，

所述防倒灌电路分别与芯片内部供电电源、IO引脚、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；

其中，所述防倒灌电路包括：第一PMOS晶体管、第二PMOS晶体管，所述第一PMOS晶体管的源极与IO引脚相连、栅极连接第一控制电压源、衬底连接第二控制电压源、漏极连接驱动电路控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连、衬底连接第二控制电压源、漏极与IO引脚相连、栅极连接驱动电路控制信号源；

所述第一控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20%的控制电压；

所述第二控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

2.根据权利要求1所述的防倒灌电路，其特征在于，所述防倒灌电路被配置在输入驱动电路中且所述防倒灌电路与芯片内部供电电源、IO引脚、输入驱动电路的上拉控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，所述第二PMOS晶体管的漏极与IO引脚之间串联有上拉电阻，所述输入驱动电路的输入端与IO引脚相连。

3.根据权利要求2所述的防倒灌电路，其特征在于，所述上拉电阻阻抗为30KΩ或4.7KΩ。

4.根据权利要求2或3所述的防倒灌电路，其特征在于，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关，其中，所述上拉控制开关为传输门，且左端为输入端或输出端或输出端、右端为输出端或输入端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输入电路上拉控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

5.根据权利要求1所述的防倒灌电路，其特征在于，所述防倒灌电路被配置在输出驱动电路中且所述防倒灌电路与芯片内部供电电源、IO引脚、输出驱动电路的输出控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，所述第二PMOS晶体管的漏极与IO引脚相连。

6.根据权利要求5所述的防倒灌电路，其特征在于，所述第二PMOS晶体管的漏极与IO引脚之间串联有保护电阻。

7.根据权利要求6所述的防倒灌电路，其特征在于，所述保护电阻的阻抗为700Ω。

8.根据权利要求5-7任一所述的防倒灌电路，其特征在于，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有输出控制开关，所述输出控制开关为传输门，且左端为输入端或输出端或输出端、右端为输出端或输入端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输出驱动电路的输出控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

9.根据权利要求8所述的防倒灌电路，其特征在于，

所述第三控制电压源在与防倒灌电路相连的电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

10.一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，其特征在于，所述GPIO电路上的输入驱动电路和/或输出驱动电路上配置有如权利要求1-9任一所述的防倒灌电路。