[发明专利]一种异质结自整流忆阻器及其制备方法

说明书

本发明涉及半导体器件技术领域，具体涉及一种异质结自整流忆阻器及其制备方法。其中，一种异质结自整流忆阻器，包括依次叠加的第一电极层、具有忆阻特性的异质结层和第二电极层，所述第一电极层、具有忆阻特性的异质结层和第二电极层的势垒能够通过能带工程进行调控。其方法包括以下步骤：取基底、第一电极层材料、具有忆阻特性的异质结层材料和第二电极层材料；在所述基底上依次叠加进行第一电极层材料、具有忆阻特性的异质结层材料和第二电极层材料的溅射镀膜，镀膜后形成异质结自整流忆阻器。本发明的目的是解决现有的忆阻器会产生潜行电流，使其电阻值会发生变化，导致其储存的数据失效的问题。

技术领域

本发明涉及半导体器件技术领域，具体涉及一种异质结自整流忆阻器及其制备方法。

背景技术

冯·诺伊曼架构的存储与计算单元物理分离导致频繁的数据搬运及其所带来的高功耗已经限制了先进算法的探索，而硅基器件越来越接近物理极限也导致摩尔定律即将失效，目前急需找到下一代计算器件。忆阻器是近十余年来新兴的纳米级电子设备，具有超高的数据储存量和运算速度，可以实现存算一体化，在数据存储，存储逻辑应用和神经形态计算等方面有着广阔的前景。忆阻交叉阵列是实现忆阻器大规模集成的方式。

在每个交叉点，电流是输入电压和该点电导的乘积，遵循欧姆定律。在每一列，总电流是每个交叉点上的电流之和，遵循基尔霍夫定律。它们共同实现了向量矩阵乘法，以此实现深度学习算法的核心计算任务。所以忆阻阵列的集成度决定了它的算力。

在对忆阻阵列进行编程的过程中，目前主流的方法是在未选中的点上加V/2的电压，选中的点上加V的电压，以降低电势差。然而，传统的忆阻器在施加了V/2的电压后将会产生潜行电流，使其电阻值会发生变化，导致其储存的数据失效。规模越大的忆阻器阵列，潜行电流的影响越大，严重限制了忆阻器阵列的大规模集成。

发明内容

针对现有技术存在的不足，本发明提出一种异质结自整流忆阻器及其制备方法，以解决现有的忆阻器会产生潜行电流，使其电阻值会发生变化，导致其储存的数据失效的问题。

为达到上述目的，本发明采用如下技术方案：包括依次叠加的第一电极层、具有忆阻特性的异质结层和第二电极层，所述第一电极层、具有忆阻特性的异质结层和第二电极层的势垒能够通过能带工程进行调控。

采用上述技术方案时，通过由依次叠加的第一电极层、具有忆阻特性的异质结层和第二电极层制成的异质结自整流忆阻器，在±2V扫描电压下，异质结自整流忆阻器的开关比超过10⁶，循环耐久性超过10⁴圈，电阻状态保持时间超过10⁴s，能实现高效抑制潜行电流，具有优良的忆阻特性。

优选的，所述第一电极层和第二电极层均包括铝、钼、铌、铜、金、钯、铂、钽、钌、氧化钌、银、氮化钽、氮化钛、钨或氮化钨中的一种制成。

优选的，所述第一电极层的厚度为8nm-12nm。

优选的，所述具有忆阻特性的异质结层包括Fe₂O₃/HfO₂异质结层。

优选的，所述Fe₂O₃/HfO₂异质结层包括Fe₂O₃薄膜和HfO₂薄膜，所述Fe₂O₃薄膜厚度为220nm-235nm，所述HfO₂薄膜的厚度为85nm-90nm。

本发明还提供一种以上的异质结自整流忆阻器的制备方法，包括以下步骤：

取基底、第一电极层材料、具有忆阻特性的异质结层材料和第二电极层材料；

在所述基底上依次叠加进行第一电极层材料、具有忆阻特性的异质结层材料和第二电极层材料的溅射镀膜，镀膜后形成异质结自整流忆阻器。