[发明专利]半导体器件

说明书

一种半导体器件包括：外围电路区域，包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。

相关申请的交叉引用

本申请要求于2021年6月4日在韩国知识产权局提交的韩国专利申请No.10-2021-0072834的优先权的权益，其公开内容通过引用整体合并于此。

技术领域

本公开涉及半导体器件。

背景技术

半导体器件可以包括其中设置有向其写入数据的存储单元的单元区域以及其中设置有控制单元区域的电路的外围电路区域。外围电路区域可以包括行译码器、页缓冲器、电压发生器、控制逻辑电路等。行译码器可以通过字线、接地选择线、串选择线等连接到单元区域。为了提高半导体器件的集成度，已经提出了用于增加外围电路区域以及单元区域的集成度的各种方法。

发明内容

示例实施例提供了通过在从外围电路区域被输入了负电压的第一区域中将高电压元件和低电压元件一起形成并且还在围绕第一阱区的第二阱区中形成低电压元件而具有提高的性能和/或集成度的半导体器件。

根据示例实施例，一种半导体器件包括：外围电路区域，所述外围电路区域包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到所述行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器的所述电路元件包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。

根据示例实施例，一种半导体器件包括：外围电路区域，所述外围电路区域包括具有第一阱区和第二阱区的衬底、位于所述第一阱区中的NMOS元件和位于所述第二阱区中的PMOS元件，所述第一阱区掺杂有具有第一导电类型的杂质，所述第二阱区掺杂有具有与所述第一导电类型不同的第二导电类型的杂质；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层。所述第一阱区中的至少一个所述NMOS元件中包括的栅极绝缘层的厚度与所述第二阱区中的至少一个所述PMOS元件中包括的栅极绝缘层的厚度相同。

根据示例实施例，一种半导体器件包括：单元区域，所述单元区域包括多个存储单元串，每个所述存储单元串包括连接在位线和公共源极线之间的沟道层、共享所述沟道层并彼此串联连接的存储单元以及连接到所述存储单元的字线；以及外围电路区域，所述外围电路区域包括连接到所述字线的行译码器和连接到所述位线的页缓冲器。在所述行译码器的NMOS元件和PMOS元件当中，在第一电源电压下操作并具有被输入负电压的主体的高电压NMOS元件和在比所述第一电源电压低的第二电源电压下操作并具有被输入负电压的主体的第一低电压NMOS元件位于单个第一阱区中。所述高电压NMOS元件连接到所述字线。