[发明专利]半导体存储器结构及其形成方法

说明书

提供了一种形成半导体存储器结构的方法。所述方法包括在衬底上方形成堆叠件，并且堆叠件包括垂直交替布置的第一介电层和第二介电层。方法还包括形成穿过堆叠件的第一介电柱，以及蚀刻堆叠件以形成第一沟槽。第一介电柱的侧壁暴露于第一沟槽。方法还包括去除第一介电柱以形成贯通孔，去除堆叠件的第二介电层以在第一介电层之间形成间隙，以及在间隙中形成第一导线。本申请的实施例提供了半导体存储器结构及其形成方法。

技术领域

本申请的实施例涉及半导体存储器结构及其形成方法。

背景技术

半导体集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代都有比上一代更小、更复杂的电路。在IC演进过程中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸【即可以使用制造工艺创建的最小组件(或线)】减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小还增加了IC加工和制造的复杂性，为了实现这些进步，在IC加工和制造需要类似的发展。

以增加容量和集成度为目标的一种类型的器件是存储器器件。二维(2D)存储器阵列在电子器件中普遍存在并且可以包括例如NOR闪存阵列、NAND闪存阵列、动态随机存取存储器(DRAM)阵列等。然而，2D内存阵列已达到缩放限制，因此也达到了存储器密度的限制。三维(3D)存储器阵列是提高存储器密度的有希望的候选者，并且可以包括例如3D NAND闪存阵列、3D NOR闪存阵列等。

发明内容

在一些实施例中，提供了一种用于形成半导体存储器结构的方法。所述方法包括在衬底上方形成堆叠件，并且所述堆叠件包括垂直交替布置的第一介电层和第二介电层。所述方法还包括形成穿过堆叠件的第一介电柱，以及蚀刻堆叠件以形成第一沟槽。第一介电柱的侧壁暴露于第一沟槽。所述方法还包括去除第一介电柱以形成贯通孔，去除堆叠件的第二介电层以在第一介电层之间形成间隙，以及在间隙中形成第一导线。

在一些实施例中，提供了一种半导体存储器结构。半导体存储器结构包括条带，并且条带包括交替堆叠在衬底上的介电层和第一导线。半导体存储器结构还包括沿条带的第一侧垂直延伸的第二导电线、夹在条带和第二导电线之间的沟道层、以及沿条带的第二侧垂直延伸的电介电柱，所述第二侧与所述条带的第一侧相对。

在一些实施例中，提供了一种半导体存储器结构。半导体存储器结构包括与第一字线横向间隔开的第一字线和第二字线、在第一字线和第二字线之间的第一沟道层和第二沟道层、以及位于第一字线与第二字线之间以及位于第一沟道层与第二沟道层之间的介电柱。介电柱包括延伸到第一字线中的第一突出部分和延伸到第二字线中的第二突出部分。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K、图1L、图1M和图1N是示出了根据本发明的一些实施例的半导体存储器结构的形成的立体图。

图1B-1、图1C-1、图1D-1、图1E-1、图1F-1、图1G-1、图1H-1、图1I-1、图1J-1、图1K-1、图1L-1、图1M-1和图1N-1是示出了根据本公开的一些实施例的半导体存储器结构的形成的平面图。

图1G-2、图1H-2、图1I-2、图1K-2、图1M-2和图1N-2是根据本公开的一些实施例的分别沿图1G-1、图1H-1、图1I-1、1K-1、1M-1和1N-1中所示的线I-I截取的截面图。

图1H-3、图1K-3、图1M-3和图1N-3是根据本公开的一些实施例的分别沿图1H-1、1K-1、1M-1和1N-1所示的线II-II截取的截面图。

图2是根据本公开的一些实施例的半导体存储器结构的截面图。