[发明专利]一种半导体器件及其制造方法

说明书

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。该半导体器件包括：基底、第一晶体管、第二晶体管和牺牲隔离层。第一晶体管形成在基底上。第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。牺牲隔离层形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。半导体器件的制造方法用于制造半导体器件。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管，以提高CMOS器件的集成密度。

但是，现有的CFET器件与常规半导体器件的制造方法的工艺兼容性较低，进而导致CFET器件的集成难度较大。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：基底，

第一晶体管，形成在基底上。

第二晶体管，形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。

以及牺牲隔离层，形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。

与现有技术相比，本发明提供的半导体器件中，第一晶体管形成在基底上，并且第二晶体管形成在第一晶体管的上方。同时，第二晶体管和第一晶体管的导电类型相反，因此上述第一晶体管和第二晶体管组成CFET器件，以提高CMOS器件的集成密度。此外，第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方，并且在第一沟道与第二源区、以及第一沟道和第二漏区之间形成有牺牲隔离层。在此情况下，该牺牲隔离层可以将第一晶体管包括的第一沟道分别与第二晶体管包括的第二源区和第二漏区隔离开。同时，因第二晶体管包括的第二源区和第二漏区分别形成在第二沟道沿长度方向的两侧，故上述牺牲隔离层还可以将第二源区和第二漏区位于第一沟道的部分分别与第一源区和第一漏区隔离开。

另外，上述牺牲隔离层的至少部分位于第一晶体管和第二晶体管之间。并且沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。基于此，在制造本发明提供的半导体器件的过程中，可以通过形成交替层叠的沟道层和牺牲层、并对牺牲层进行绝缘处理和选择性刻蚀的方式获得上述牺牲隔离层，从而能够在形成第一源区、第一漏区、第二源区和第二漏区之前，实现与第一源区和第一漏区所对应的区域和与第二源区和第二漏区所对应的区域的自隔离，利于简化CFET器件的工艺流程，提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。

本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一基底。