[发明专利]一种半导体器件的制造方法

说明书

本发明公开一种半导体器件的制造方法，涉及半导体技术领域，用于降低具有异质沟道的CFET器件的集成难度。所述半导体器件的制造方法包括：在基底上形成鳍状结构。沿着基底的高度方向，鳍状结构依次包括第一鳍部、器件隔离层和第二鳍部。第一鳍部包括至少一层第一半导体层。器件隔离层与第一半导体层的材质相同。第二鳍部包括至少一层第二半导体层。第一半导体层和第二半导体层的材质不同。至少在第一鳍部沿宽度方向的两侧形成保护层。至少对暴露在保护层之外的器件隔离层进行绝缘处理，获得隔离材料层。去除保护层。基于第一鳍部包括的第一半导体层制造第一晶体管包括的第一沟道、以及基于第二鳍部包括的第二半导体层制造第二晶体管包括的第二沟道。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管，以提高CMOS器件的集成密度。

但是，采用现有的制造方法不易获得具有异质沟道的CFET器件，进而导致具有异质沟道的CFET器件的集成难度较大。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，用于在实现具有异质沟道的CFET器件集成的情况下，降低具有异质沟道的CFET器件的集成难度。

为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

在基底上形成鳍状结构。沿着基底的高度方向，鳍状结构依次包括第一鳍部、器件隔离层和第二鳍部。第一鳍部包括至少一层第一半导体层。器件隔离层与第一半导体层的材质相同。第二鳍部包括至少一层第二半导体层。第一半导体层和第二半导体层的材质不同。

至少在第一鳍部沿宽度方向的两侧形成保护层。保护层的顶部高度介于器件隔离层的顶部高度与底部高度之间。

至少对暴露在保护层之外的器件隔离层进行绝缘处理，获得隔离材料层。

去除保护层。

基于第一鳍部包括的第一半导体层制造第一晶体管包括的第一沟道、以及基于第二鳍部包括的第二半导体层制造第二晶体管包括的第二沟道。第一晶体管和第二晶体管的导电类型相反，第一晶体管和第二晶体管中的至少一者为鳍式场效应晶体管或环栅晶体管。

与现有技术相比，本发明提供的半导体器件的制造方法中，在基底上形成的鳍状结构包括的第一鳍部包括至少一层第一半导体层。并且，该第一鳍部包括的第一半导体层用于制造第一晶体管包括的第一沟道。上述鳍状结构包括的第二鳍部包括至少一层第二半导体层。并且，该第二鳍部包括的第二半导体层用于制造第二晶体管包括的第二沟道。同时，第一半导体层和第二半导体层的材质不同，故上述第一沟道和第二沟道的材质不同。基于此，因上述第一晶体管和第二晶体管的导电类型相反、且第一沟道和第二沟道的材质不同，故本发明提供的半导体器件为具有异质沟道的CFET器件，在提高CMOS器件的集成密度的同时，还可以实现具有异质沟道的CFET器件的集成，利于使得第一晶体管和第二晶体管具有的阈值电压的绝对值不同，为多阈值集成提供了更多、更灵活的集成方案。

另外，第一鳍部和第二鳍部之间具有器件隔离层。该器件隔离层的材质与第一半导体层的材质相同，以便于在实际制造时通过选择性外延等工艺至少形成层叠在一起的第一半导体层、器件隔离层和第二半导体层。并且，在制造第一沟道和第二沟道之前，在保护层的保护下，对器件隔离层进行了绝缘处理，使其形成隔离材料层。在此情况下，因隔离材料层为不导电的隔离膜层，故隔离材料层可以实现异质的第一沟道和第二沟道的自隔离，降低CFET器件的集成难度。

附图说明