[发明专利]CRP混淆电路及数据混淆方法

权利要求书

1.一种CRP混淆电路，其特征在于，包括：

LFSR，包括n个寄存器，n个寄存器的初始状态分别由c₀,c₁,...,c_n-1设置；

c₀,c₁,...,c_n-1为n比特原始激励信号；

第1个寄存器的输入为第n个寄存器的输出；

第j个寄存器的输入为第j-1个异或门的输出；j＝2,3,……,n；

所述第j-1个异或门的第一输入为第j-2个寄存器的输出，至少一个异或门的第二输入为第一与非门的输出，其余异或门的第二输入为第i个与门的输出；2≤i≤n-1；

所述第j-1个与门的第一输入为反馈系数g_1,j-1，第二输入为第n个寄存器的输出；

所述第一与非门的第一输入为第二与非门的输出，第二输入为仲裁器PUF输出的实时响应信号；

所述第二与非门的第一输入为第n个寄存器的输出，第二输入为1；

所有寄存器在第t个时钟周期的输出均输入所述仲裁器PUF。

2.根据权利要求1所述的CRP混淆电路，其特征在于，还包括：

缓存器，用于收集所述仲裁器PUF输出的响应信号。

3.根据权利要求2所述的CRP混淆电路，其特征在于，当所述缓存器收集到n个响应信号r^*₁,r^*₂,...,r^*_n-1时，所有与门的第一输入、第二与非门的第二输入分别为响应信号r^*₁,r^*₂,...,r^*_n-1。

4.一种数据混淆方法，其特征在于，包括以下步骤：

S1、LFSR接收并混淆n比特原始激励C；

S2、LFSR产生仲裁器PUF的直接激励C^*；

S3、在接下来的每个时钟周期中，仲裁器PUF生成1比特的直接响应，并将该1比特的直接响应r^*传输至LFSR进行配置更新，同时缓存器存储该1比特的直接响应；

S4、重复步骤S2和S3共n次，产生n个1比特响应{r^*₀,r^*₁,r^*₂,…,r^*_n-1}，缓存器收集后(n-1)比特作为直接响应R^*＝{r^*₁,r^*₂,…,r^*_n-1}。

5.根据权利要求4所述的数据混淆方法，其特征在于，还包括：

S5、缓存器将所述(n-1)比特直接响应R^*＝{r^*₁,r^*₂,…,r^*_n-1}传送至LFSR，更新LFSR的反馈系数；

S6、LFSR基于所述(n-1)比特直接响应R^*生成新的直接激励；

S7、将所述新的直接激励作为仲裁器PUF的直接激励，返回步骤S2；

S8、重复步骤S7共k-n次，在第k个周期获得第k个直接激励C^*_k,C^*_k经过仲裁器PUF产生最终的1比特响应；或者，从第k到第(k+n-1)个周期共计输出n比特直接激励作为最终响应。