[发明专利]存储器控制器、存储器控制电路及控制存储器设备的方法

说明书

提供了存储器控制器、存储器控制电路及控制存储器设备的方法。该存储器控制器可以包括针对高速数据吞吐量优化的硬决策(HD)纠错码(ECC)解码器、针对高可纠正性数据吞吐量优化的软决策(SD)ECC解码器、以及被配置为可变地选择HD ECC解码器或SD ECC解码器之一用于数据吞吐量的机器学习均衡器(MLE)。存储器控制器的实施例可以基于线性ECC来提供速度优化的HD吞吐量。线性ECC可以是软汉明置换码(SHPC)。

技术领域

本公开一般涉及用于检错和纠错的控制器，并且更具体地，涉及机器学习纠错码控制器。

背景技术

在通用闪速存储(universal flash storage，UFS)和/或固态驱动器(solid-state drive，SSD)中为可靠性而采用的纠错码(Error-correcting code，ECC)，诸如里德-所罗门(Reed-Solomon，RS)、低密度奇偶校验(low-density parity check，LDPC)码等，对于具有NAND闪存而没有实质动态随机存取存储器 (dynamic random-access memory，DRAM)的闪存控制器来说可能是不匹配的。

发明内容

提供了一种存储器控制器实施例，包括：硬决策(hard-decision，HD)纠错码(ECC)解码器，被配置为接收指示经编码的数据字的至少一个第一二进制向量，并基于经编码的数据字本身解码该至少一个第一二进制向量；软决策(soft-decision，SD)ECC解码器，被配置为接收指示经编码的数据字的至少一个第二二进制向量，并基于经编码的数据字和相关联的可靠性度量概率来解码该至少一个第二二进制向量；以及机器学习均衡器(machine-learning equalizer，MLE)，被配置为根据经学习的代价函数，在每个数据字的基础上可变地选择从HD ECC解码器或SD ECC解码器之一输出经解码的数据字。

提供了一种用于控制存储器设备的方法实施例，包括：将电压电平作为二进制向量从连接到存储器设备的串选择线(string select line，SSL)的多个存储器单元读取到机器学习(ML)神经网络中，该机器学习神经网络被配置为基于通过存储器设备的数据字速率和可校正性来最小化经学习的代价函数；接收指示经编码的数据字的至少一个第一二进制向量，并基于硬决策(HD) 纠错码(ECC)来解码该至少一个第一二进制向量；接收指示经编码的数据字的至少一个第二二进制向量，并基于包括相关联的可靠性度量概率来解码该至少一个第二二进制向量；基于ML神经网络针对每个数据字对HD ECC或 SD ECC之一的选择，可变地选择输出经解码的数据字；以及基于该选择来消除SSL上的噪声，其中HD ECC和SD ECC中的每一个基于线性ECC，其中该至少一个第一二进制向量和该至少一个第二二进制向量通过逆交织来映射。

在一些实施方式中，例如，该方法还包括：基于读取的电压电平生成汉明乘积码HPC码字；对来自所述读取的电压电平的多个经编码的数据帧的位当中的位列和位向量执行扩展汉明码编码，以及将所述HPC码字存储在所述存储器设备中。

提供了一种存储器控制电路实施例，包括：输入控制电路，被配置为接收数据输入信号和有效性信号，并输出状态信号；均衡仲裁电路，耦合到输入控制电路，并且被配置为基于状态信号和机器学习(ML)神经网络的经学习的代价函数来选择硬决策(HD)纠错码(ECC)或软决策(SD)ECC之一用于解码数据输入信号；弱扫描电路，耦合到输入控制电路和均衡仲裁电路，并且被配置为接收索引并且基于数据输入信号是否匹配有效码字来输出对应的位值；弱写入电路，耦合到弱扫描电路和均衡仲裁电路，并被配置为接收索引和位值，并输出数据输出信号；计算控制电路，耦合到均衡仲裁电路；配置管理缓冲器，被配置为根据逆交织器来存储HD ECC码字或SD ECC码字中的至少一个；预计算电路，耦合到配置管理缓冲器；均衡计算电路，耦合到配置管理缓冲器、预计算电路和计算控制电路；以及输入仿真电路，耦合到计算控制电路和均衡仲裁电路，并且被配置为提供线性ECC输出。

附图说明