[发明专利]基于IP核的布局范围约束实现的FPGA布局方法

说明书

本申请公开了一种基于IP核的布局范围约束实现的FPGA布局方法，涉及FPGA技术领域，该方法针对内置IP核的FPGA，首先根据每个IP核的IP子网表和IP性能约束确定IP核的布局范围，然后在各个IP核的IP子网表在对应布局范围内布局布线的条件下，基于用户设计约束和各个IP核各自的IP性能约束、对输入网表在FPGA上进行全局的布局布线。通过预先确定IP核的布局范围作为约束，可以保证IP核在对应的布局范围布局时能够达成IP性能约束，可以尽快达成各个IP核的IP性能约束和用户设计约束，降低布局难度，提高布局效率和质量。

技术领域

本发明涉及FPGA技术领域，尤其是基于IP核的布局范围约束实现的FPGA布局方法。

背景技术

IP核(Intellectual Property Core)是具有知识产权的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。IP核主要有三类：软核(Soft IP Core)、固核(Firm IP Core)和硬核(Hard IPCore)，其中：

(1)软核主要描述功能行为(Behavior)，是用VHDL等硬件描述语言描述的功能块，但是不涉及用什么具体电路元件实现这些功能，软核通常以硬件描述语言HDL源文件的形式出现。软核的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的可发挥空间，增大了IP的灵活性和适应性。但其缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的修正，在性能上也无法获得全面的优化。此外，由于软核是以源代码的形式提供，其IP保护问题不容忽视。

(2)硬核基于物理(Physical)描述并经过工艺验证，提供设计阶段的最终阶段产品：掩模，以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化，且更易于实现IP保护。但硬核缺乏灵活性，并且可移植性差。

(3)固核完成结构(Structure)描述，是软核和硬核的折中，也是目前IP核的主流形式之一。一些对时序要求严格的内核(如PCIe接口内核)，可预布线特定信号或分配特定的布线资源，以满足时序要求，类似于这种就可归类为固核。由于内核是预先设计的代码模块，因此有可能影响包含该内核的整体设计。

在EDA设计领域，软核指的是综合之前的寄存器传输级(RTL)模型；硬核指的是经过验证的设计版图；固核指的是带有平面规划信息的网表。具体在FPGA设计中，软核指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等；硬核指的是布局和工艺固定、经过前端和后端验证的设计，设计人员不得对其修改；固核可看作带有布局规划的软核，通常以RTL代码和对应具体工艺的网表的混合形式提供。

如上所述，各类IP核各有特点，被广泛应用于各类芯片中，目前的芯片往往是由用户设计者自主设计的电路和多个IP核集成在一起构成的。这就要求在设计软件时，不仅要满足用户设定的时序要求，还应该满足包含的IP核的时序约束，以及和该IP接口的其他电路的时序约束。由于时序要求较多，涉及路径数目巨大，对软件设计有很大的困难和挑战。

发明内容

本申请人针对上述问题及技术需求，提出了一种基于IP核的布局范围约束实现的FPGA布局方法，本申请的技术方案如下：

一种基于IP核的布局范围约束实现的FPGA布局方法，该方法包括：

获取输入网表及其用户设计约束，输入网表包括用户设计逻辑子网表以及若干个IP子网表，每个IP子网表分别对应一个IP核，每个IP核有各自对应的IP性能约束；

确定各个IP核的布局范围，对于每个IP核，FPGA上存在至少一个候选布局区域能在满足IP核的IP性能约束的条件下完成对IP核的IP子网表的布局布线，候选布局区域的区域范围为IP核的布局范围；