[发明专利]一种网络报文发包装置在审

专利信息
申请号: 202210780148.6 申请日: 2022-07-04
公开(公告)号: CN114978966A 公开(公告)日: 2022-08-30
发明(设计)人: 刘子傲;刘一清 申请(专利权)人: 华东师范大学
主分类号: H04L43/10 分类号: H04L43/10;H04L43/0817;H04L69/18
代理公司: 上海蓝迪专利商标事务所(普通合伙) 31215 代理人: 徐筱梅;张翔
地址: 200241 *** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 网络 报文 发包 装置
【权利要求书】:

1.一种网络报文发包装置,其特征在于,该装置包括配置界面显示模块(1)、通信模块(2)、数据缓存模块(3)、组包模块(4)、三速以太网IP模块(5)和以太网接口模块(6),所述配置界面设计模块(1)与通信模块(2)相连,用于输入地址、端口号、协议类型及数据信息,实现人机交互;所述通信模块(2)与配置界面显示模块(1)及数据缓存模块(3)相连,用于将输入的地址、端口号、协议类型及数据信息从配置界面显示模块(1)传至数据缓存模块(3);所述数据缓存模块(3)与通信模块(2)及组包模块(4)相连,用于缓存从通信模块(2)接收到的数据;所述组包模块(4)与数据缓存模块(3)及三速以太网IP模块(5)相连,用于将缓存的数据按照规定的协议格式来进行组包,并将组包好的数据存储;所述三速以太网IP模块(5)与组包模块(4)及以太网接口模块(6)相连,用于对PHY芯片进行配置,PHY芯片位于以太网接口模块(6)中,三速以太网IP模块(5)将组包好的数据进行数据链路层的封装,打包成MAC帧发送至以太网接口模块(6);以太网接口模块(6)与三速以太网IP模块(5)相连,实现物理层的传输,将网络包传至PC端或其他设备;其中,所述配置界面显示模块(1)由ARM架构的STM32 H743芯片的微控制器控制,通信模块(2)由ARM架构的STM32 H743芯片的微控制器及FPGA芯片XC7A35TFGG484的IO接口单元、基本可编程逻辑单元协同工作控制,数据缓存模块(3)、组包模块(4)及三速以太网IP模块(5)位于FPGA芯片XC7A35TFGG484中的基本可编程逻辑单元及内嵌RAM块中,以太网接口模块(6)由PHY芯片及网口组成。

2.根据权利要求1所述的网络报文发包装置,其特征在于,所述用户配置界面显示模块(1)用来配置ARP、RAP、ICMP、IGMP、TCP或UDP协议、端口信息、IP地址信息和数据信息。

3.根据权利要求1所述的网络报文发包装置,其特征在于,所述组包模块(4)依据状态机的状态,按照MAC层、网络层及传输层对数据进行组包,MAC层用物理地址信息填充,网络层用IP地址及IP检验填充,传输层用协议号、端口号、长度处理、数据及检验和填充。

4.根据权利要求1所述的网络报文发包装置,其特征在于,所述以太网接口模块(6)以千兆速率进行网络数据的输出发送。

5.根据权利要求1所述的网络报文发包装置,其特征在于,所述三速以太网IP模块(5)为独立封装IP,由时钟,复位,TX/RX,FIFO四个子模块构成,用来配置PHY芯片,并将数据进行数据链路层的封装。

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