[发明专利]半导体器件及其形成方法

说明书

半导体器件包括位于鳍上方的第一栅极结构和第二栅极结构、夹在第一栅极结构和第二栅极结构之间的介电切割图案以及围绕介电切割图案的衬垫层。介电切割图案与鳍间隔开，并且距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远。该半导体器件还包括夹在第一栅极结构和第二栅极结构之间的导电部件。导电部件由介电切割图案划分为第一段和第二段。导电部件的第一段位于鳍的源极/漏极区域之上。本发明的实施例还涉及形成半导体器件的方法。

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)行业经历了指数级增长。IC材料和设计方面的技术进步产生了多代IC，其中，每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即，每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了制造和处理IC的复杂性。

例如，当器件尺寸继续减小时，在源极/漏极(S/D)金属接触件之间形成隔离部件变得更具有挑战性。特别是，S/D金属接触件之间的有限间距增加了在图案化接触沟槽期间硬掩模剥离的风险，并且降低了器件与时间相关电介质击穿(TDDB)性能。虽然解决这些挑战的方法总体上已经是适当的，但它们并非在所有方面都是完全令人满意。除了别的以外，本发明的目的是寻求提供在形成金属接触件隔离部件中的进一步改进。

发明内容

本发明的实施例提供了一种半导体器件，半导体器件包括：鳍，从衬底突出；第一栅极结构和第二栅极结构，位于鳍上方；介电切割图案，夹在第一栅极结构和第二栅极结构之间，其中，介电切割图案与鳍间隔开，并且其中，介电切割图案距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远；衬垫层，在俯视图中围绕介电切割图案；以及导电部件，夹在第一栅极结构和第二栅极结构之间，其中，导电部件由介电切割图案划分为第一段和第二段，并且其中，导电部件的第一段位于鳍的源极/漏极区域之上。

本发明的另一实施例提供了一种半导体器件，半导体器件包括金属栅极，位于半导体器件的沟道区域上方；栅极间隔件，位于金属栅极的侧壁上；第一衬垫层，位于栅极间隔件的侧壁上；介电部件，在俯视图中由第一衬垫层围绕，其中，介电部件的顶表面位于金属栅极的栅电极之上；以及导电部件，由介电部件划分为位于半导体器件的第一源极/漏极区域上方的第一段和位于半导体器件的第二源极/漏极区域上方的第二段。

本发明的又一实施例提供了一种形成半导体器件的方法，该方法包括：形成从衬底突出的鳍；在鳍上方形成第一伪栅极和第二伪栅极；在第一伪栅极和第二伪栅极上方沉积层间介电(ILD)层；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；图案化层间介电层，从而在第一伪栅极和第二伪栅极之间形成开口；在开口中沉积第一衬垫层；形成由第一衬垫层围绕的介电切割图案；去除层间介电层，从而形成接触沟槽；以及在接触沟槽中沉积导电材料，从而形成夹在第一金属栅极和第二金属栅极之间的接触件，其中，接触件由介电切割图案划分为第一段和第二段。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的立体图。

图2-图7、图8A-图8C、图9、图10A-图10C、图11A-图11C、图12A-图12C、图13A-图13C、图14A-图14C、图15A-图15C、图16A-图16C、图17A-图17C、图18A-图18C、图19A-图19C、图20A-图20C、图21A-图21C、图22A-图22C和图23A-图23C示出了根据一些实施例的FinFET器件在各个制造阶段处的各个视图(比如，平面图和截面图)。