[发明专利]一种高精度时间-数字转换器及其转换方法

权利要求书

1.一种高精度时间-数字转换器，其特征在于，包括：采样保持电路、精细测量电路和校准电路；

所述采样保持电路由二个二选一多路选择器MUX0、MUX1、一个异或门XOR0、一个D触发器FDRE0、一个反相器INV0、m个缓冲器BUFFER0～BUFFER(m-1)组成的环形结构RO1；

第一个二选一多路选择器MUX0的第一输入端MUX0_I0固定为逻辑低电平，其第二输入端MUX0_I1接入待测信号KEEP_SIGNAL；

第二个二选一多路选择器MUX1的第一输入端MUX1_I0连接到第m个缓冲器BUFFER(m-1)的输出端BUFFER_O[m-1]，其第二输入端MUX1_I1固定为逻辑低电平；

两个二选一多路选择器的输出端MUX0_O和MUX1_O分别连接到所述异或门XOR0的第一输入端XOR0_I1和第二输入端XOR0_I0；

所述异或门XOR0的输出端XOR0_O连接到第一个缓冲器BUFFER0的输入端BUFFER_I[0]；

所述第i个缓冲器BUFFER(i)的输出端BUFFER_O[i]接入到第i+1个缓冲器BUFFER(i+1)的输入端BUFFER_I[i+1]，i＝0,1,…,m-1；

所述D触发器FDRE0的数据输入端口FDRE0_D和同步复位端口FDRE0_R均固定为逻辑低电平、时钟使能端口FDRE0_CE固定为逻辑高电平、时钟输入端口FDRE0_C接入INV0_O信号，所述INV0_O信号是第一个缓冲器BUFFER0的输出信号BUFFER_O[0]的经过反相器INV0后的输出信号；所述D触发器FDRE0的数据输出端口FDRE0_Q分别与两个二选一多路选择器的控制端MUX0_S、MUX1_S相连；

所述精细测量电路由n个超前进位链结构CARRY4_0-CARRY4_n-1、一个二选一多路选择器MUX2、两个4×n级D触发器组D0[0]-D0[4n-1]、D1[0]-D1[4n-1]、一个反相器INV1、一个3×n级反相器组INV2[4k+0]-INV2[4k+3]、INV2[4(k+1)]、INV2[4(k+1)+2]和一个b位计“1”计数器COUNT组成，其中n为偶数，k＝0,2,…n-2，b∈(log₂⁴ⁿ,log₂⁸ⁿ]；

任意第j个超前进位链结构CARRY4_j由四个两输入数据选择器MUXCY0_j-MUXCY3_j和四个异或门XOR0_j-XOR3_j组成，j＝0,1,…,n-1；

第j个超前进位链结构CARRY4_j中四个两输入数据选择器MUXCY0_j-MUXCY3_j的第一输入端MUXCY0_I0_j-MUXCY3_I0_j均固定为逻辑低电平，且控制端MUXCY0_S_j-MUXCY3_S_j均固定为逻辑高电平；

第j个超前进位链结构CARRY4_j中第q个两输入数据选择器MUXCY(q)_j的输出端MUXCY(q)_C0_j连接到第q+1个两输入数据选择器MUXCY(q+1)_j的第二输入端MUXCY(q+1)_I1_j，其中q＝0,1,2；由四个两输入数据选择器MUXCY0_j-MUXCY3_j的输出端MUXCY0_C0_j-MUXCY3_C3_j构成连续四位进位输出端；

第j个超前进位结构CARRY4_j的进位输出端MUXCY3_C3_j连接到第j+1个超前进位结构CARRY4_j+1中第一个两输入数据选择器MUXCY0_j+1的第二输入端MUXCY0_I1_j+1，从而由n个超前进位结构CARRY4_0-CARRY4_n-1级联成一条长链；

第j个超前进位链结构CARRY4_j中四个异或门XOR0_j-XOR3_j的第一输入端XOR0_I0_j-XOR3_I0_j均固定为逻辑低电平，其第二输入端XOR0_I1_j-XOR3_I1_j分别连接到四个两输入数据选择器MUXCY0_j-MUXCY3_j的第二输入端MUXCY0_I1_j-MUXCY3_I1_j，则由四个异或门XOR0_j-XOR3_j的输出端XOR0_O0_j-XOR3_O3_j组成连续四位异或输出端；

第k个超前进位结构CARRY4_k中四个异或门的输出端XOR0_O0_k-XOR3_O3_k连接到第一个D触发器D0[4k+0]-D0[4k+3]的数据输入端；第k+1个超前进位结构CARRY4_k+1中的第一个和第三个两输入数据选择器MUXCY0_k+1、MUXCY2_k+1的输出端MUXCY0_C0_k+1、MUXCY2_C2_k+1分别连接到第一个D触发器组D0的数据输入端D0_D[4(k+1)]、D0_D[4(k+1)+2]，第二个异或门XOR1_k+1和第四个异或门XOR3_k+1的输出端XOR1_O1_k+1、XOR3_O3_k+1分别连接第一个D触发器组的数据输入端口D0_D[4(k+1)+1]和D0_D[4(k+1)+3],k＝0,2,4,…,n-2；

所述第一个D触发器组的输出端D0_O[4(k+1)+1]和D0_O[4(k+1)+3]直接连接到第二级D触发器组的数据输入端D1_D[4(k+1)+1]和D1_D[4(k+1)+3]，第一个D触发器组的输出端D0_O[4k+0]-D0_O[4k+3]、D0_O[4(k+1)]、D0_O[4(k+1)+2]分别连接到反相器组的数据输入端INV2_I[4k+0]-INV2_I[4k+3]、INV2_I[4(k+1)]、INV2_I[4(k+1)+2]，且反相器组的输出端INV2_O[4k+0]-INV2_O[4k+3]、INV2_O[4(k+1)]、INV2_O[4(k+1)+2]连接到第二个D触发器组D1的数据输入端D1_D[4k+0]-D0_D[4k+3]、D1_D[4(k+1)]和D0_D[4(k+1)+2]；

所述第一个超前进位结构CARRY4_0中第一个两输入数据选择器MUXCY0的第二输入端MUXCY0_I1_0作为待测开始信号端START；反相器INV1的输入端INV1_I作为待测结束信号输入端口STOP；二选一多路选择器MUX2的第一输入端MUX2_I0连接到反相器输出端INV1_O，二选一多路选择器MUX2的第二输入端MUX2_I1连接到系统时钟端SYS_CLK；

第一个D触发器组中任意第j个D触发器D0[j]的时钟输入端D0_C[j]均互联，且连接到二选一多路选择器MUX2的输出端口MUX2_O；

第二个D触发器组中任意第j个D触发器D1[j]的时钟输入端D1_C[j]均互联，且连接到系统时钟端SYS_CLK；

所述校准电路由一个二选一多路选择器MUX3、一个M阶环形振荡器RO和一个随机存取存储器块RAM0组成，其中，M为奇数；

所述M阶环形振荡器由一个两输入与非门NAND0和M-1个反相器INV3[0]-INV3[M-2]组成；

两输入与非门NAND0的第一输入端NAND0_I0连接到第M-1个反相器INV3[M-2]的输出端INV3_O[M-2]，第二输入端NAND0_I1接入使能控制信号EN，其输出端NAND0_O连接到第一个反相器INV3[0]的输入端INV3_I[0]；

第N个反相器INV3[N]的输出端INV3_O[N]连接到第N+1个反相器INV3[N+1]的输入端INV3_I[N+1]，N＝0,1,…M-2；

所述二选一多路选择器MUX3的第一输入端MUX3_I0连接到环形振荡器RO中第M-3个反相器INV3[M-3]的输出端INV3_O[M-3]，第二输入端MUX3_I1连接到待测门信号TEST_SIGNAL。

2.一种基于权利要求1所述一种高精度时间-数字转换器的转换方法，其特征是按照如下步骤进行：

步骤1、初始状态；

令所述校准电路中M阶环形振荡器RO的使能控制信号EN为逻辑低电平，环形振荡器RO不振荡，第M-2个反相器INV3[M-3]的输出端INV3_O[M-3]输出固定的逻辑低电平；二选一多路选择器MUX3的控制端MUX3_S为逻辑低电平，二选一多路选择器MUX3发输出端MUX3_O输出逻辑低电平信号到所述采样保持电路中的待测信号端KEEP_SIGNAL；

所述采样保持电路中D触发器FDRE0的数据输出端FDRE0_Q输出逻辑高电平，使得两个二选一多路选择器MUX0、MUX1均选通第二输入端；第一个二选一多路选择器MUX0的输出端MUX0_O输出KEEP_SIGNAL信号，第二个二选一多路选择器MUX1的输出端MUX1_O输出逻辑低电平，使得异或门XOR0充当缓冲器且其输出端XOR0_O将第二输入端XOR0_I1的输入信号KEEP_SIGNAL输出；所述待测信号KEEP_SIGNAL为逻辑低电平，并依次经过二选一多路选择器MUX0、异或门XOR0和缓冲器BUFFER0～BUFFER(m-1)后，由第m-1个缓冲器BUFFER(m-1)的输出端BUFFER_O[m-1]输出逻辑低电平到所述精细测量电路中的开始信号端START和结束信号端STOP；

所述精细测量电路中任意第j个超前进位链结构CARRY4_j中四个两输入数据选择器MUXCY0_j-MUXCY3_j的输出端MUXCY0_C0_j-MUXCY3_C3_j输出逻辑低电平；

所述精细测量电路中任意第j个超前进位链结构CARRY4_j中四个异或门XOR0_j-XOR3_j的输出端XOR0_O0_j-XOR3_O3_j输出逻辑高电平，j＝0,1…,n-1；

第一个D触发器组D0[0]-D0[4n-1]中的部分D触发器D0[4k+0]-D0[4k+3]、D0[4(k+1)]和D0[4(k+1)+2]的输出端D0_O[4k+0]-D0_O[4k+3]、D0_O[4(k+1)]、D0_O[4(k+1)+2]均输出逻辑高电平，k＝0,2,…,n-2；

第二个D触发器组D1[0]-D1[4n-1]的输出端D1_O[0]-D1_O[4n-1]均输出逻辑低电平，且计“1”计数器COUNT输出值为0；

步骤2.工作状态，包括校准模式和测量模式：

步骤2a.所述校准模式下：

步骤2a.1.所述校准电路中M阶环形振荡器RO的使能控制信号EN置为逻辑高电平，环形振荡器RO开始振荡，二选一多路选择器MUX3的控制端MUX3_S置为逻辑低电平，其输出端MUX3_O输出待测信号INV3_O[M-3]到采样电路中的待测信号端KEEP_SIGNAL；

步骤2a.2.所述采样保持电路中的待测信号KEEP_SIGNAL若完全进入所述环形结构RO1中，则所述缓冲器BUFFER0的输出端BUFFER_O[0]产生下降沿跳变并输入到反相器INV0后，反相器INV0的输出端INV0_O输出上升沿跳变信号并触发D触发器FDRE0的输出端FDRE0_O跳变为逻辑低电平，使得两个二选一多路选择器MUX0、MUX1均选通第一输入端；第一个二选一多路选择器MUX0的输出端MUX0_O输出逻辑低电平，第二个二选一多路选择器MUX1的输出端MUX1_O输出第m-1个缓冲器BUFFER(m-1)的输出信号BUFFER_O[0]，使得异或门XOR0充当缓冲器且其输出端XOR0_O将第一输入端XOR0_I0的输入信号BUFFER_O[0]输出；待测信号KEEP_SIGNAL在环形结构RO1中一直循环传播的过程中，所述采样保持电路通过第m-1个缓冲器BUFFER(m-1)的输出端BUFFER_O[m-1]输出待测信号KEEP_SIGNAL到精细测量电路中的开始信号端START和结束信号端STOP；

步骤2a.3.所述精细测量电路中的二选一多路选择器MUX2的控制端MUX2_S置为逻辑高电平；

在所述待测信号KEEP_SIGNAL的上升沿到来时，待测信号KEEP_SIGNAL的逻辑高电平经过开始信号端START在超前进位结构CARRY4_0-CARRY4_n-1中传播；

在系统时钟SYS_CLK信号的上升沿到来时，第一组D触发器D0将开始信号START传播到第j个超前进位链结构CARRY4_j中第p个两输入数据选择器MUXCY(p)_j的状态进行锁存，p＝0,1,2,3；在下一个系统时钟SYS_CLK信号的上升沿到来时，第二个D触发器组D1[0]-D1[4n-1]中的部分D触发器D1[0]-D1[4j+p]的输出端D1_O[0]-D1_O[4j+p]输出逻辑高电平，使得q位计“1”计数器COUNT的输出值NUM＝4×j+p，j＝0,1...,n-1；

测量n个超前进位结构CARRY4中的四个两输入数据选择器MUXCY0-MUXCY3的器件延时时间并按照顺序写入随机存储器块RAM0，从而共有4×n个器件延时数据写入4×n个地址；然后对随机存储器块RAM0中第i个和(i-1)个地址的数据进行求和并写入当前第i个地址，并得到校准数据存储表DATE_RAM0，其中，i＝0,1,2,...,n-1；

步骤2b.所述测量模式下：

步骤2b.1.所述校准电路中M阶环形振荡器RO的使能控制信号EN置为逻辑低电平，二选一多路选择器MUX3控制端MUX3_S置为逻辑高电平，其输出端MUX3_O输出待测门信号TEST_SIGNAL；

步骤2b.2.按照校准模式下的步骤2a.2执行；

步骤2b.3.所述精细测量电路中二选一多路选择器MUX2的控制端MUX2_S置为逻辑低电平；

按照步骤2a.3的过程得到q位计“1”计数器COUNT的输出值NUM；

步骤2b.4.以所述校准数据存储表DATE_RAM0作为参照对象，找到第NUM-1个地址的值DATE_RAM0[NUM-1]，并作为一组校准后的测量结果；

步骤2b.5.重复测量模式下的步骤2b.1-步骤2b.4，从而得到多组校准后的测量结果，并取平均值后作为待测门信号TEST_SIGNAL的最终测量结果。