[发明专利]一种数字集成电路布线后路径延时预测方法

说明书

本发明公开了一种数字集成电路布线后路径延时预测方法。首先，通过商用物理设计工具和静态时序分析工具对电路进行物理设计和静态时序分析，提取电路布线前路径的时序和物理信息作为预测模型的输入特征，然后利用transformer网络捕获路径中各级单元的时序和物理相关性，并利用残差预测结构对布线后路径延时预测值进行校准，最终输出布线后路径延时预测值。与传统静态时序分析流程相比，本发明可以在布线前准确且高效地预测布线后路径延时，从而有效指导电路布线前设计与优化，对于加速数字集成电路设计流程具有重要意义。

技术领域

本发明属于电子设计自动化领域，涉及一种数字集成电路布线后路径延时预测方法。

背景技术

随着芯片设计和制造的复杂度越来越高，静态时序分析已经成为在数字集成电路各个设计阶段中验证芯片时序正确性、评估芯片能否在预期频率下正常工作的必要环节。数字集成电路物理设计中的各阶段都需要与静态时序分析频繁交互，根据时序分析结果来指导设计流程。随着工艺节点的不断进步，各设计阶段间时序不一致问题日渐严重。对于下游设计阶段，不准确的时序估计会使得时序不收敛，导致设计迭代，影响设计进度，同时需要耗费巨大的计算资源，造成设计成本的浪费，给设计流程带来极大的挑战。

时序分析和优化贯穿数字集成电路设计流程的各个阶段，其准确性和执行速度对于时序收敛尤为关键。尤其在物理设计后期，布线引入的寄生电容及必要的时序优化措施所导致的布线前后时序不一致问题，对物理设计早期精确高效的时序分析提出了挑战。工程中常采用的悲观时序估计策略会造成过度优化，浪费电路面积、功耗和设计时间。而基于数学模型的传统快速布线前时序估计方法主要关注线长或线延时，忽视了布线对单元延时和路径延时的影响。近年来，基于机器学习的布线前时序预测方法只停留于对布线后单级单元和网络的延时预测，忽略了路径中各级单元间的时序和物理相关性，并在累加获得路径延时预测值时，存在着误差累积和计算复杂度增加的弊端。

发明内容

技术问题：本发明的目的是提出一种数字集成电路布线后路径延时预测方法，能够在布线前的布局阶段对布线后的路径延时进行准确预测，从而有效指导电路布线前设计与优化。

技术方案：一种数字集成电路布线后路径延时预测方法，所述布线后路径延时预测是指在数字集成电路后端设计流程中的布局阶段对布线后路径延时的预测；所述路径至少包含两级组合逻辑单元，且不包含时序逻辑单元；所述方法包括以下步骤：

S1：通过物理设计工具对逻辑综合后的电路网表进行物理设计，设计步骤包括布局规划、布局、时钟树综合、布线等；

S2：进行样本数据提取，通过静态时序分析工具对步骤S1中布局后和布线后的电路分别进行静态时序分析，从布局后电路的静态时序报表和版图信息中提取路径中各级单元的时序和物理信息，组成路径的特征序列，从布线后电路的静态时序分析报表中提取对应路径的延时值作为标签；

S3：将步骤S2中提取的样本数据进行预处理，对连续型特征序列中的每个连续型特征值进行离散化处理，对离散型特征序列中每个离散型特征值进行从离散文本到类别变量的映射，并进行特征序列填充以保证所有特征序列长度相同；

S4：搭建布线后路径延时预测模型，将步骤S3中预处理后的样本数据输入编码器网络，布线前路径延时值与编码器网络的输出数据进行合并，经过降维得到布线前后路径延时残差预测值。将布线前路径延时值与布线前后路径延时残差预测值相加，最终得到布线后路径延时预测值；

S5：对步骤S4中搭建的模型进行训练与验证，将步骤S3中预处理后的样本数据随机划分为训练集数据和测试集数据，使用训练集数据进行模型训练，使用测试集数据对模型预测精度和效率进行验证。