[发明专利]包含并行管线控制的设备和其制造方法

说明书

本申请案涉及包含并行管线控制的设备和其制造方法。本发明描述与跨越并行处理管线协调一组定时关键操作有关的方法、设备和系统。所述协调可包含：当所述操作之间的间隔对应于管线数目时，使用(1)与对应管线相关联的电路系统来产生与所述定时临界操作相关联的启用信号，或当所述间隔不为所述管线数目的因数时，使用(2)与非对应或另一管线相关联的电路系统。

技术领域

所公开的实施例涉及设备，且明确地说，涉及具有用于管理数据管线的机构的半导体装置。

背景技术

设备(例如，处理器、存储器装置、存储器系统或其组合)可包含经配置以存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(DRAM)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传输实施双数据速率(DDR)介接方案(例如，DDR4、DDR5等)的DDR RAM装置。

随着其它领域中的技术进步和增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置通过各种改进达到极限。一般来说，改进装置可包含增加电路密度、增加操作速度或以其它方式减小操作时延、增加可靠性、增加数据保持性、减小功耗或减小制造成本，以及其它度量。然而，此类改进通常可能给后续数据处理带来挑战(例如，由于实现目标变换的时间窗口减小)，且如果处置不当，可能会在数据传输中产生错误源。

发明内容

在一个方面中，本公开涉及一种设备，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟与外部装置共享；一组管线，其耦合到所述外部时钟电路且经配置以根据根据所述外部时钟接收的命令处理数据，其中所述一组管线包含N个管线，其各自经配置以根据具有为所述外部频率的1/N的内部频率的对应内部时钟处理所述数据的1/N部分，且处理所述数据包含实施第一过程且接着实施第二过程，其中所述第二过程由于信号间隔而在所述第一过程之后；时延控制电路，其耦合到所述一组管线且经配置以根据所述信号间隔与N之间的比较控制所述第一过程和所述第二过程的实施，其中控制所述实施对应于根据所述信号间隔控制所述第一过程和所述第二过程的起始。

在另一方面中，本公开涉及一种存储器装置，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟表示交替的偶数脉冲和奇数脉冲；耦合到所述外部时钟电路的偶数管线和奇数管线，所述偶数管线和所述奇数管线各自经配置以根据所接收命令且根据频率为所述外部频率的一半的对应内部时钟处理数据的非重叠部分，其中所述偶数管线经配置以(1)根据与所述外部时钟的所述偶数脉冲对准的偶数内部时钟操作，且(2)当在所述外部时钟的偶数循环上接收到所述命令时，处理所述数据的至少初始部分，且所述奇数管线经配置以(1)根据与所述外部时钟的所述奇数脉冲对准的奇数内部时钟操作，且(2)当在所述外部时钟的奇数循环上接收到所述命令时，处理所述数据的至少所述初始部分；以及时延控制电路，其耦合到所述偶数管线和所述奇数管线，且经配置以在处理所述数据时选择性地协调第一操作和第二操作的实施，其中(1)使用所述偶数内部时钟实施所述第一操作和所述第二操作中的一者，且(2)当所述第一操作和所述第二操作之间的目标延迟对应于用于所述外部时钟的奇数个脉冲时，使用所述奇数内部时钟实施所述第一操作和所述第二操作中的另一者。