[发明专利]一种数据打散移位寄存结构

说明书

本发明公开一种数据打散移位寄存结构，包括顺次连接的M组锁存单元组，每一锁存单元组又包括顺次排布的N个锁存器，每一锁存单元组内的一个锁存器为冗余单元，则，对于任意锁存单元组内的任意锁存器G_x（Q_y），其中，x为大于等于0小于等于M‑1的整数，y为大于等于0小于等于N‑1的整数，满足，锁存器G_x（Q_y）输入为前级锁存单元组G_x‑1内的锁存器（Q_z）的输出；数据总线按照数据周期T间隔，从待加载数据中顺次地选取数据，并顺次加载至首组锁存单元组的锁存器内，获取数据时，从各所述锁存单元组的非冗余单元锁存器内获取数据，其实现更高的数据加载频率的同时，不仅能降低系统所需锁存器的数量，也能降低系统整体的功耗。

技术领域

本发明涉及芯片设计技术领域，具体地说，涉及一种将数据打散的数据打散移位寄存结构。

背景技术

对于移位寄存结构来说，技术革新的方向之一，是始终试图提高数据加载速度、数据存储效率的同时降低系统功耗，以及在系统采用时钟个数与锁存器个数之间寻求平衡。

以早先技术中的边沿触发链式移位寄存器结构为例，其基于选用的触发器的不同类型，会在时钟的上升沿或者下降沿实现数据从一个寄存器转移到下一个寄存器的过程，图1为示意图，示出了传统结构下的移位寄存器的移位寄存原理，图1中框体框选出的部分，则为数据加载传输完成时，锁存器内存储的数据数列。参看图1，以加载并存储8位数据的移位寄存器为例，传统触发链式移位寄存器配置有单时钟，其按照预定的位置和顺序串行传输数据，如框体中所示，时钟的最后一个下降沿时，从Q₇至Q₀的8个触发器中存储的数据依次为D₀至D₇，从而在该举例中，通过8个时钟周期完成了8位数据的加载和存储，并且在该过程中，在每个时钟周期内，都实现了一位数据的移位。可设想，当需要存储的数据位数增多时，则相应的需要更多的触发器和更长的时间周期才能完成全部数据的加载和存储。

现有技术又提出如图2所示的一种使用脉冲锁存器的移位寄存器。该种移位寄存器内如果只使用锁存器，则一旦时钟由高变低或者由低变高时，所有锁存器都将变透明，数据将立即从起始到结束。参看图2，该移位寄存器结构包括5个锁存器，并设置有4个时钟。设定初始状态下，5个锁存器按照自左至右的顺序依次为第一锁存器至第五锁存器，并依次存储有（N-2、N-1，N，N+1，N+2）的数据，按照CLK3至CLK0的顺序，则后置锁存器将前置锁存器的输出作为输入，当再次切换至CLK0时，此时第四锁存器和第五锁存器内的数据相同，且都为N+1。因此对于使用脉冲锁存器的移位寄存器，为锁存器配置延迟又成了必不可少的设计步骤。可相应的，该结构下为实现延迟设计，是需要配置额外的延迟单元，以实现对数据或者两相邻锁存器之间时钟的延迟。而当需要存储数千个熔断器值时，额外增加的该部分延迟单元，同样与前述的缩小移位寄存器面积的设计理念背道而驰。

从而，为了提高移位寄存器结构的面积利用率，减小移位寄存器的芯片设计面积，又提出了一种通过增加时钟的方式，减少锁存器数量，并引入冗余锁存器单元，以提高锁存器利用率和数据传输正确率的移位寄存结构。图3为示意图，示出了现有技术下该种引入冗余单元的移位寄存结构，参看图3，将12个锁存器分为4个锁存单元组，每一锁存单元组内包含3个锁存器，同时，每一锁存单元组中的末位锁存器为冗余单元，冗余单元也即被视为不作为的单元，冗余单元仅参与移位过程，而在获取数据时对冗余单元内的数据进行忽略。再配置3个时钟，且每一时钟相较于前一时钟延迟2/3个时钟周期，这样，相较于通过16个锁存器采用1个时钟的8个周期存储8位数据的传统触发链式移位寄存器结构，改进后的带冗余移位寄存结构通过12个锁存器采用3个时钟加载8位数据，一定程度上减少了采用锁存器的个数。