[发明专利]集成电路的节点优化方法、装置、电子设备及可读介质

说明书

本公开涉及一种集成电路的节点优化方法、装置、电子设备及计算机可读介质。该方法包括：基于所述集成电路的多级逻辑网络生成多个最大独立扇出锥；生成所述多个最大独立扇出锥中的每个最大独立扇出锥的多个切分集合；对所述多个最大独立扇出锥对应的多个切分集合进行矩阵操作以对所述集成电路进行节点优化。本申请涉及的集成电路的节点优化方法、装置、电子设备及计算机可读介质，能够将集成电路逻辑网络中节点之间的关系由原有的链接式更新为矩阵形式，并通过矩阵计算方式，快速准确的对集成电路网络进行节点优化。

技术领域

本公开涉及集成电路设计领域，具体而言，涉及一种集成电路的节点优化方法、装置、电子设备及计算机可读介质。

背景技术

通常，在给定了电路规格与设计要求之后，电路设计工程师会利用硬件描述语言(Hardware Description Language,HDL)对电路的行为进行设计。HDL可以描述数字电路的逻辑功能，这样电路设计工程师可以把更多精力投入功能方面的设计，而避免在一开始就研究可能极其复杂的电路连线。通过HDL可将逻辑电路功能转换成电路结构描述，电路结构一般通过网表(netlist)来表示和保存，网表本质上就是电路连线关系的描述。如今，具有实用逻辑功能的电路通常使用多级逻辑网络(multi-level logic networks)来表示。

不过有的时候，对于一个确定功能的集成电路而言，由于在编写过程中编写代码不同，其可能对应着不同的实际电路，复杂度也差异很大。由于这个原因，在实际设计阶段，经常会对集成电路对应的逻辑网络进行优化，以减轻实际电路的复杂度。可通过简化集成电路对应的逻辑函数，从而让所用的逻辑门数减少，也就是减少集成电路对应的多层次的逻辑网络中节点的数量，同时满足原有涉及中的时序、面积、功耗要求。

优化过后的逻辑门网表将进一步接受各种验证，保证其功能符合设计人员的预期。然后，网表将被送往集成电路硬件厂商，在那里技术人员将采用器件与具体器件工艺相关的技术，根据逻辑门网表制造真实的电路，如专用集成电路。

在所述背景技术部分公开的上述信息仅用于加强对本申请的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本申请提供一种集成电路的节点优化方法、装置、电子设备及计算机可读介质，能够将集成电路逻辑网络中节点之间的关系由原有的链接式更新为矩阵形式，并通过矩阵计算方式，快速准确的对集成电路网络进行节点优化。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

根据本申请的一方面，提出一种集成电路的节点优化方法，该方法包括：基于所述集成电路的多级逻辑网络生成多个最大独立扇出锥；生成所述多个最大独立扇出锥中的每个最大独立扇出锥的多个切分集合；对所述多个最大独立扇出锥对应的多个切分集合进行矩阵操作以对所述集成电路进行节点优化。

在本申请的一种示例性实施例中，基于所述集成电路的多级逻辑网络生成多个最大独立扇出锥，包括：基于所述集成电路的拓扑图结构生成所述集成电路的邻接矩阵；对所述邻接矩阵进行矩阵运算以生成所述集成电路的多个最大独立扇出锥。

在本申请的一种示例性实施例中，对所述邻接矩阵进行矩阵运算以生成所述集成电路的多个最大独立扇出锥，包括：由所述多级逻辑网络中提取所述集成电路的输入节点和输出节点；由所述输入节点开始基于前向波逐级向输出节点推进；对每一级前向波中基于所述邻接矩阵进行矩阵运算以更新当前级别的前向波中节点和其父节点之间的从属关系；在前向波推进到输出节点之后，根据每个节点和其父节点之间的从属关系生成所述集成电路的所述多个最大独立扇出锥。

在本申请的一种示例性实施例中，生成所述多个最大独立扇出锥中的每个最大独立扇出锥的多个切分集合，包括：由所述多级逻辑网络中提取所述集成电路的输入节点和输出节点；由所述输出节点开始基于前向波逐级向输入节点推进；在前向波推进到输出节点之后，生成每个最大独立扇出锥对应的多个切分集合。