[发明专利]用于高时延设计的低功率且面积优化的经分频时钟移位器方案

说明书

本申请涉及用于高时延设计的低功率且面积优化的经分频时钟移位器方案。一种存储器装置，其包含存储器单元，所述存储器单元根据具有第一时钟频率的第一时钟信号进行操作且基于数据存取时间进行存取。所述存储器装置可包含用于基于所述数据存取时间延迟存取命令的时钟移位器电路。所述时钟移位器电路包含移位寄存器电路和相位校正电路。所述移位寄存器电路使用具有所述第一时钟频率的某一分数的第二时钟信号来延迟所述存取命令。所述相位校正电路使用所述第一时钟频率的所述分数从所述移位寄存器电路接收所述存取命令，基于所述存取命令的相位信息而延迟所述存取命令，且基于所述数据存取时间使用所述第一时钟频率将所述存取命令输出到所述存储器单元。

技术领域

本公开涉及存储器装置，且更确切地说，涉及用于存储器装置的低功率和面积优化存储器时钟移位器电路的方法和系统。

背景技术

例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)、阈值型存储器装置或快闪存储器等不同存储器类型通常用于电子系统中以提供存储器功能性以促进数据处理操作和/或促进可促进数据处理操作的数据存储。为此，这些存储器装置可包含可各自存储一或多个位的信息的多个存储器单元。存储器单元可布置在存储器组的存储器阵列内的可寻址群组(例如，行或列)中。

存储器装置还可包含各种电路，例如时钟电路、存储器控制器电路和时钟移位器电路。存储器装置可基于使用由存储器装置的时钟电路提供的时钟信号进行操作。举例来说，存储器控制器可基于由时钟电路提供的时钟信号的时钟频率速率而接收读取命令、存取存储器单元及传输命令信号和/或数据。不同存储器装置可包含各自提供一或多个时钟信号的不同时钟电路，每一时钟信号具有不同时钟频率速率。在一些情况下，新一代存储器装置可使用具有较快时钟频率速率的时钟电路。尽管如此，存储器装置可使用时钟信号基于与存储器装置相关联的单元存取时间而存取存储器单元。

单元存取时间可指示命令信号(例如，对数据的请求、存储器单元激活信号)到存储器单元的传输与来自存储器单元的所请求数据的返回之间的等待时间。在一些情况下，单元存取时间可与存储器装置的存储器单元、行和/或列的排列相关联。也就是说，存储器装置的单元存取时间可能不直接取决于存储器装置的时钟频率速率。举例来说，在特定情况下，新一代存储器装置可使用具有较快时钟频率速率且具有相同或不成比例地改进的单元存取时间的时钟电路。因而，当存取存储器单元时，时钟移位器电路可延迟命令信号以允许基于单元存取时间返回与先前数据请求相关联的数据。

时钟移位器电路可包含电路(例如，缓冲器电路)以基于单元存取时间和时钟频率速率将命令信号充分延迟时钟循环数目。然而，随着存储器装置的时钟频率速率变得更快，时钟移位器电路可基于使用相同(或不成比例地改进)的单元存取时间来延迟更大数目的数据位。因而，需要改进的时钟移位器电路以通过有效使用存储器装置上的面积和功率来充分延迟命令信号。

发明内容

在一个方面中，本申请提供一种存储器装置，其包括：多个存储器单元，其经配置以根据第一时钟信号的第一时钟频率且基于数据存取时间由存取命令存取；及时钟移位器电路，其经配置以基于所述数据存取时间延迟所述存取命令，其中所述时钟移位器电路包括：移位寄存器电路，其包括多个移位寄存器，所述移位寄存器经配置以：基于具有第二时钟频率的第二时钟信号接收所述存取命令，其中所述第二时钟频率是所述第一时钟频率的某一分数；基于所述第二时钟频率使用所述多个移位寄存器中的一或多个移位寄存器延迟所述存取命令；及使用所述第二时钟信号输出所述存取命令；及相位校正电路，其经配置以：使用所述第二时钟频率从所述移位寄存器电路接收所述存取命令；基于所述存取命令的相位信息及所述第一时钟频率而延迟所述存取命令，以基于所述数据存取时间而输出所述存取命令；及使用所述第一时钟频率输出所述存取命令。