[发明专利]半导体结构及其形成方法

说明书

公开了一种半导体结构，包括：存储器层级组件，位于半导体衬底之上且包括导电层和绝缘层的第一部分的至少一个第一交替堆叠体，并且还包括垂直延伸穿过至少一个第一交替堆叠体的存储器堆叠体结构，其中存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道，其中导电层包括用于存储器堆叠体结构的字线；绝缘深沟沟槽结构，垂直延伸穿过存储器层级组件并限定贯穿存储器层级通孔区域的与至少一个第一交替堆叠体横向间隔的区域；至少一个第二交替堆叠体，位于贯穿存储器层级通孔区域；以及贯穿存储器层级通孔结构。还公开了形成半导体结构的方法。

本申请是申请日为2016年9月27日的PCT国际专利申请PCT/US2016/054018的中国国家阶段专利申请201680055260.6的分案申请，并要求2015年12月22日提交的美国临时专利申请62/271,210以及2016年9月19日提交的美国非临时专利申请15/269,041、15/269,112、15/269,294、15/268,946和15/269,017的优先权。

相关申请的交叉引用

本申请要求于以下申请的优先权：2015年12月22日提交的美国临时申请序列号62/271210；2016年9月19日提交的美国非临时申请序列号15/269041；2016年9月19日提交的美国非临时申请序列号15/269112号；2016年9月19日提交的美国非临时申请序列号15/269294；2016年9月19日提交的美国非临时申请序列号15/269946以及2016年9月19日提交的美国非临时申请序列号15/269017，上述申请的全部内容通过引用并入本文。

技术领域

本公开总体涉及半导体器件领域，具体涉及三维非易失性存储器器件，比如垂直NAND串和其他三维器件，及其制造方法。

背景技术

近来，已经提出了使用有时被称为比特成本可缩放(BiCS)体系结构的三维(3D)堆叠存储器堆叠结构的超高密度存储器器件。举例来说，3D NAND堆叠存储器器件可由绝缘材料与间隔件材料层的交替堆叠的阵列形成，所述绝缘材料与间隔件材料层形成为导电层或用导电层代替。存储器开口通过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括垂直堆叠的存储器元件和垂直半导体通道。包括交替堆叠和存储器堆叠结构的存储器层级组件形成在衬底上。导电层可以用作3D NAND堆叠存储器器件的字线，覆盖存储器堆叠结构阵列的位线可以连接到垂直半导体沟道的漏极端。随着三维存储器器件缩小到更小的器件尺寸，外围器件的器件面积占据了整个芯片面积的很大一部分。因此，期望在不显著增加总芯片尺寸的情况下提供各种外围器件(例如字线驱动器电路)的方法。此外，存储器堆栈结构阵列中的高效配电网络可以提高三维存储器器件的性能。也期望一种增强功率分布而不过度增加半导体芯片的占用空间的方法。

发明内容

根据本公开的一个方面，提供了一种三维NAND存储器器件，包括：位于衬底上或上方的字线驱动器装置；位于所述字线驱动器装置上方的字线和绝缘层的交替堆叠；延伸穿过所述交替堆叠的多个存储器堆叠结构，每个存储器堆叠结构包括存储器膜和垂直半导体沟道；以及贯穿存储器层级通孔结构，其将第一存储器块中的字线电耦合到所述字线驱动器装置。所述贯穿存储器层级通孔结构延伸穿过位于所述第一存储器块的阶梯区域和另一存储器块的阶梯区域之间的贯穿存储器层级通孔区域。