[发明专利]BFLOAT16算术指令

说明书

本申请公开了BFLOAT16算术指令。描述了用于对BF16值执行算术操作的技术。示例性指令包括用于以下各项的字段：操作码、第一紧缩数据源操作对象的位置的标识、第二紧缩数据源操作对象的位置的标识、以及紧缩数据目的地操作对象的位置的标识，其中，操作码用于指示出算术操作执行电路要进行：针对所标识的紧缩数据源操作对象的每个数据元素位置、按BF16格式对该数据元素位置中的BF16数据元素执行算术操作，以及将每个算术操作的结果存储到所标识的紧缩数据目的地操作对象的对应数据元素位置中。

背景技术

近年来，已经证明具有较低精度的乘法和较高精度的累加的融合乘加(fused-multiply-add,FMA)单元在机器学习/人工智能应用中是有用的，最显著的是在训练深度神经网络时是有用的，这是由于其极高的计算强度。相较于经典的IEEE-754 32比特(FP32)和64比特(FP64)算术，此种精度降低的算术在性质上可以与其缩短的宽度不成比例地加速。

附图说明

将参考附图来描述根据本公开的各实施例，其中：

图1图示用于对源BF16数据元素执行算术操作的指令的示例性执行。

图2图示由处理器执行以处理对BF16数据元素执行算术操作指令的方法的实施例。

图3-图6图示表示V{ARITH}NEPBF16指令的执行和格式的伪代码的示例性实施例。

图7图示用于计算BF16数据元素的倒数的指令的示例性执行。

图8图示由处理器执行以处理计算BF16数据元素的近似倒数指令的方法的实施例。

图9图示表示VRCPNEPBF16指令的执行和格式的伪代码的示例性实施例。

图10图示用于处理诸如V{ARITH}NEPBF16和/或VRCPNEPBF16指令之类的指令的硬件的实施例。

图11图示示例性系统的实施例。

图12图示可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形器件的处理器的实施例的框图。

图13(A)是图示根据本发明的实施例的示例性有序管线和示例性的寄存器重命名、乱序发出/执行管线两者的框图。

图13(B)是图示根据本发明的实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名、乱序发出/执行体系结构核心两者的框图。

图14图示(一个或多个)执行单元电路的实施例，诸如图13(B)的(一个或多个)执行单元电路。

图15是根据一些实施例的寄存器体系结构的框图。

图16图示指令格式的实施例。

图17图示寻址字段的实施例。

图18图示第一前缀的实施例。

图19(A)-图19(D)图示如何使用第一前缀1601(A)的R、X和B字段的实施例。

图20图示第一前缀的实施例。

图20(A)-图20(B)图示第二前缀的实施例。

图21图示第三前缀的实施例。

图22图示根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式