[发明专利]占空比校正装置和包括占空比校正装置的半导体器件

权利要求书

1.一种占空比校正装置，包括：

时钟生成电路，其：生成第一分频时钟信号至第三分频时钟信号，每一个分频时钟信号都具有与参考时钟信号的相位偏移；

第一校正脉冲生成电路，其：通过检测延迟的时钟信号与所述第一分频时钟信号和所述第二分频时钟信号之间的相位差来生成第一校正脉冲，所述延迟的时钟信号是通过延迟所述参考时钟信号而生成的；

第二校正脉冲生成电路，其：通过检测所述第二分频时钟信号与所述第三分频时钟信号之间的相位差来生成第二校正脉冲；以及

占空比校正电路，其：检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及根据检查结果在用于所述参考时钟信号的占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的至少一个。

2.根据权利要求1所述的占空比校正装置，其中，所述占空比校正电路在所述占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的一个，所述第一校正脉冲或所述第二校正脉冲中的所述一个在所述参考时钟信号的所述预设的逻辑电平处生成。

3.根据权利要求2所述的占空比校正装置，其中，所述占空比校正电路包括：

组合校正电路，其：当所述第一校正脉冲在所述参考时钟信号的所述预设的逻辑电平处生成时，执行第一组合操作以将所述第一校正脉冲与所述参考时钟信号组合；以及

删除校正电路，其：当所述第二校正脉冲以在所述组合校正电路输出的第一校正时钟信号的预设的逻辑低电平处而生成时，执行第一删除操作以从所述第一校正时钟信号删除所述第二校正脉冲。

4.根据权利要求3所述的占空比校正装置，其中，所述第一校正脉冲生成电路包括：

时钟组合电路，其执行第二组合操作以将所述延迟的时钟信号与所述第一分频时钟信号组合；以及

第一校正脉冲输出电路，其：在从所述时钟组合电路输出的第二校正时钟信号的上升沿处激活所述第一校正脉冲，以及当所述第二校正时钟信号和反相的第二分频时钟信号都处于预设的逻辑电平时，输出激活的所述第一校正脉冲。

5.根据权利要求3所述的占空比校正装置，其中，所述第二校正脉冲生成电路在所述第二分频时钟信号的上升沿处激活所述第二校正脉冲，以及当所述第二分频时钟信号和反相的第三分频时钟信号都处于逻辑高电平时，输出激活的所述第二校正脉冲。

6.根据权利要求1所述的占空比校正装置，其中，所述时钟生成电路：生成依次具有90°的相位差的所述参考时钟信号以及所述第一分频时钟信号至所述第三分频时钟信号，所述参考时钟信号以及所述第一分频时钟信号至所述第三分频时钟信号是通过以1/4的比率对输入时钟信号进行分频而生成的。

7.一种半导体器件，包括：

数据焊盘和数据选通焊盘；

时钟生成电路，其：通过以设定的比率对写入时钟信号进行分频来生成第一写入时钟信号至第四写入时钟信号，所述写入时钟信号是经由所述数据选通焊盘接收的；

第一对准电路，其：响应于所述第一写入时钟信号至所述第四写入时钟信号而对准写入数据，所述写入数据是经由所述数据焊盘输入的，以及经由第一时钟传输路径和第一数据传输路径来传送所述第一写入时钟信号至所述第四写入时钟信号以及所述写入数据；以及

第一占空比校正装置至第四占空比校正装置，其每个均：接收经由所述第一时钟传输路径传送的所述第一写入时钟信号至所述第四写入时钟信号，根据所述第一写入时钟信号至所述第四写入时钟信号的相位交替地接收所述第一写入时钟信号至所述第四写入时钟信号中的一个作为参考时钟信号并且接收所述第一写入时钟信号至所述第四写入时钟信号中的剩余信号作为第一分频时钟信号至第三分频时钟信号，检测所述参考时钟信号与所述第一分频时钟信号至所述第三分频时钟信号之间的相位差，以及对所述参考时钟信号执行占空比校正操作。