[发明专利]沟槽型碳化硅绝缘栅控场效应晶体管及其制备方法

说明书

本发明提供一种沟槽型碳化硅绝缘栅控场效应晶体管及其制备方法，通过引入双沟槽结构及P型侧墙区实现P+屏蔽层状态自动切换：阻断状态时，P+屏蔽层通过P型侧墙区连接到P型基区，有效屏蔽栅氧化层电场；正向导通时，P型侧墙区完全耗尽形成势垒区，P+屏蔽层电位抬升，提高正向导通能力；短路状态时，P+屏蔽层电势提升克服势垒，电势被钳位并且能够导通空穴电流，提升器件短路能力。本发明在保证沟槽型碳化硅绝缘栅控场效应晶体管栅氧化层可靠性的前提下，保持低正向导通电压及低开关损耗优势，兼顾器件短路能力。

技术领域

本发明属于功率半导体技术领域，具体是一种沟槽型碳化硅绝缘栅控场效应晶体管。

背景技术

碳化硅(Silicon Carbide)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界雪崩击穿场强高、导热系数高和抗辐射能力强等特点，使其在高压大功率系统具有广阔的应用前景。碳化硅绝缘栅控场效应晶体管具有导通损耗低、阻断电压高、开关速度快、高温性能好及抗辐照特性强等特性。碳化硅绝缘栅控场效应晶体管主要有平面栅和沟槽栅两种：平面型碳化硅绝缘栅控场效应晶体管相邻P型基区间存在JFET效应使其正向导通电压显著增大；而沟槽型碳化硅绝缘栅控场效应晶体管消除了JFET效应，有利于提升器件电学特性。

尽管沟槽栅碳化硅绝缘栅控场效应晶体管更有利于缓解导通压降和开关损耗之间的矛盾关系，当沟槽栅碳化硅绝缘栅控场效应晶体管处于阻断状态时，阻断电压由P型基区和漂移区间反偏的PN结承担。当器件处于临界击穿时，栅氧化层中场强远高于碳化硅中电场强度的峰值，约为碳化硅的2.5倍，因栅氧化层退化导致的失效风险陡增。为了解决器件栅氧化层在阻断状态的电场强度过大的问题，通常采用P+屏蔽层来削弱栅氧化层的电场强度，提高栅氧化层可靠性。

P+屏蔽层分为接地与浮空两种状态。接地P+屏蔽层可以有效降低沟槽栅氧化层的电场强度，但其使正向导通损耗增大。浮空P+屏蔽层在SiC MOSFET开关中将产生动态退化现象，在SiC IGBT中将使得其短路能力急剧下降。

发明内容

为了解决上述问题，本发明提出一种沟槽栅碳化硅绝缘栅控场效应晶体管及制备方法。通过引入双沟槽结构及P型侧墙区实现P+屏蔽层状态自动切换：阻断状态时，P+屏蔽层通过P型侧墙区连接到P型基区，有效屏蔽栅氧化层电场；正向导通时，P型侧墙区完全耗尽形成势垒区，P+屏蔽层电位抬升，提高正向导通能力；短路状态内，P+屏蔽层电势提升克服势垒，电势被钳位并且能够导通空穴电流，提升器件短路能力。本发明在保证沟槽型碳化硅绝缘栅控场效应晶体管栅氧化层可靠性的前提下，保持低正向导通电压及低开关损耗优势，兼顾器件短路能力。为达到上述目的，本发明采用下述技术方案：

一种沟槽型碳化硅绝缘栅控场效应晶体管，包括漏极金属9、漏极金属9上方的N+衬底8、N+衬底8上方的N-漂移区7；所述N-漂移区7的内部上方左侧设有第一凹槽，第一凹槽内设有第一多晶硅栅5、填充第一凹槽的第一栅介质6，第一凹槽右侧为第一P型侧墙区4，第一凹槽右下方为第一P+屏蔽层81，所述第一P型侧墙区4上方为第一P型基区3；所述第一P型基区3左上方为第一P+欧姆接触区2，所述第一P型基区3右上方为第一N+源区71；所述N-漂移区7的内部上方右侧设有第二凹槽，第二凹槽内设有第二多晶硅栅51、填充第二凹槽的第二栅介质61，第二凹槽左侧为第二P型侧墙区41，第二凹槽左下方为第二P+屏蔽层82，所述第二P型侧墙区41上方为第二P型基区31；所述第二P型基区31左上方为第二N+源区72，所述第二P型基区31右上方为第二P+欧姆接触区21；所述N-漂移区7的内部上方中央设有第三凹槽，第三凹槽内设有第三多晶硅栅52、填充第三凹槽的第三栅介质62；所述第一P+欧姆接触区2与第一N+源区71上方为第一源极金属13；所述第二P+欧姆接触区21与第一N+源区72上方为第二源极金属14；所述第一多晶硅栅5上方为第一栅极金属1；所述第二多晶硅栅51上方为第二栅极金属11；所述第三多晶硅栅52上方为第三栅极金属12。

作为优选方式，所述栅介质为SiO₂。