[发明专利]GGNMOS结构及其制备方法

说明书

本发明提供一种GGNMOS结构及其制备方法，其中GGNMOS结构包括：其上形成有外延层的衬底，所述外延层中形成有阱区和多个轻掺杂漏区；堆叠的栅极和栅氧化层；保护层；漏极区域上的多个阻挡结构；多个体区；以及源极区域的轻掺杂漏区中的一重掺杂区和漏极区域的轻掺杂漏区中的多个重掺杂区。本申请通过在漏极区域表面形成的多个阻挡结构，并在所述阻挡结构之间的轻掺杂漏区的底部形成多个体区，降低重掺杂区和轻掺杂漏区与体区的击穿电压，降低GGNMOS结构的触发电压。进一步的，间隔设置的多个阻挡结构自对准工艺可以阻止漏极区域部分重掺杂离子的注入，增加了漏极的导通电阻，提高了ESD阵列的均匀性和鲁棒性。

技术领域

本申请涉及半导体制造技术领域，具体涉及一种GGNMOS结构及其制备方法。

背景技术

MOS ESD器件是半导体制造工艺中常用的保护器件结构，以NMOS为例，ESD器件的主要特征如下：

(1)单个GGNMOS ESD器件结构与常规NMOS device差别不大；

(2)静电电流(Stress Current)经过漏端，使得漏端和P阱交界位置发生碰撞电离，形成基底电流I_sub经过P阱到达P型重掺杂区(P型重掺杂区接地)，P阱电位抬高，使得NPN(漏极-阱区-源极)寄生管导通；

(3)靠近堆叠的栅氧化层和栅极的漏端表面需要预留一定的长度的无金属硅化物(non-silicide)区域，以确保一定电阻，防止器件触发(trigger)后短路，影响其他finger均匀导通；

目前ESD器件的缺点如下：(1)漏端虽然可以增加SAB(起到增大电阻的作用)可以在一定程度上提高器件的电学参数，但器件的漏端重掺杂区的导通电阻仍然很小，这会影响器件开启均匀性；(2)寄生5V GGNMOS本身触发电压偏高。

发明内容

本申请提供了一种GGNMOS结构及其制备方法，可以解决漏端导通电阻较小、5VGGNMOS触发电压偏高等问题中的至少一个问题。

一方面，本申请实施例提供了一种GGNMOS结构，包括：

衬底，所述衬底上形成有外延层，所述外延层中形成有阱区、多个浅沟槽隔离结构和多个轻掺杂漏区；

堆叠的栅极和栅氧化层，所述栅极和所述栅氧化层位于相邻的两个轻掺杂漏区之间的阱区表面；

保护层，所述保护层覆盖所述栅极和所述栅氧化层的侧表面；

间隔设置的多个阻挡结构，所述阻挡结构位于漏极区域的所述轻掺杂漏区上；

多个体区，所述体区位于所述阻挡结构之间的所述漏极区域的所述轻掺杂漏区的底部；

多个重掺杂区，一所述重掺杂区位于所述源极区域的轻掺杂漏区中，剩余所述重掺杂区位于所述漏极区域的轻掺杂漏区中。

可选的，在所述GGNMOS结构中，所述GGNMOS结构还包括：硅化物阻挡层，所述硅化物阻挡层至少覆盖靠近所述栅极的所述漏极区域的一重掺杂区的部分表面。

可选的，在所述GGNMOS结构中，任意相邻的两个所述阻挡结构之间的间距不小于0.3μm。

可选的，在所述GGNMOS结构中，所述重掺杂区的离子浓度为1E14atoms/cm²～1E16atoms/cm²。

可选的，在所述GGNMOS结构中，所述轻掺杂漏区的离子浓度为1E13atoms/cm²～1E14atoms/cm²。