[发明专利]一种应用于数字锁相环的时间数字转换器的校准方法

说明书

本发明公开了一种应用于数字锁相环的时间数字转换器的校准方法，涉及模拟集成电路的设计技术领域，本发明使用数字频率校准的OSC，产生校准需要的PFD输入相位差，避免了使用时间太长的参考时钟的周期，减少了TDC转换的累计误差和非线性误差，既分别测量了TDC输入相位为正和负时各自的相位偏差，又测量了TDC本身的精度，可供SDM量化误差消除、等功能使用，检测结果为数字输出，数字输出便于反馈控制电路的灵活实现，可以根据实际电路功能和性能的要求，以各种不同的方式实现电源波动反馈控制。

技术领域

本发明涉及模拟集成电路的设计技术领域，更具体地说，它涉及一种应用于数字锁相环的时间数字转换器的校准方法。

背景技术

在过去20年里，数字锁相环在很多高性能的通信芯片中替代了传统的模拟锁相环。虽然最初由得州仪器公司(Texas I nstruments)发表的数字锁相环结构不采用相位/频率检测器(PFD：phase-frequency detector)，但之后文献里出现的数字锁相环大多保留了PFD。

相比于模拟锁相环(APLL：ana l og phase-l ocked l oop)，数字锁相环有很多优点，比如：改变工艺时电路转换的便利，省去了模拟环路滤波器中占面积的电容，需要数字调制时锁相环参数校正的便利，乃至采用了Σ-Δ小数分频时消除量化噪声的便利等。同时，采用了量化噪声消除的Σ-Δ小数锁相环(FN-PLL：fract iona l-N PLL)，其环路带宽可以增大很多。

尽管DPLL与APLL相比有上述的诸多优点，但其设计的主要困难就是TDC。TDC的设计要求，除了精度、线性度、功耗之外，一个重要的环节是在DPLL中涉及TDC的一些校准。现有的TDC校准存在使用时间太长的参考时钟的周期，容易增加TDC转换的累计误差和非线性误差。

发明内容

针对现有技术存在的不足，本发明的目的在于提供一种应用于数字锁相环的时间数字转换器的校准方法。

为实现上述目的，本发明提供了如下技术方案：

一种应用于数字锁相环的时间数字转换器的校准方法，包括如下步骤：

步骤一：将OSC的频率校准至f_osc，获取OSC的相位差参考时钟CK_ref和除法器反馈时钟CK_div；

步骤二：向PFD输入相位差参考时钟和除法器反馈时钟的第一组数据，设置CK_ref领先CK_div共k个OSC周期；

步骤三：用TDC测量PFD第一组数据的输出脉宽并标记为D_kp；

步骤四：向PFD输入相位差参考时钟和除法器反馈时钟的第二组数据，设置CK_ref领先CK_div共2k个OSC周期；

步骤五：用TDC测量PFD第二组数据的输出脉宽并标记为D_2kp；

步骤六：利用公式D_p＝2·D_kp-D_2kp计算PFD的最小正脉冲宽度，对应的k个T_osc的TDC量化值为D_kTosc＝D_2kp-D_kp；

步骤七：向PFD输入相位差参考时钟和除法器反馈时钟的第三组数据，设置CK_ref落后CK_div共k个OSC周期；

步骤八：用TDC测量PFD第三组数据的输出脉宽并标记为D_km；