[发明专利]基于在奇偶校验矩阵中具有灵活列权重的速率自适应低密度奇偶校验码进行错误校正

说明书

描述用于基于在奇偶校验矩阵中具有灵活列权重的速率自适应LDPC码进行错误校正的方法和系统。根据第一低密度奇偶校验LDPC码的第一编码奇偶校验矩阵将数据编码以获得具有第一奇偶性的第一码字。根据第二LDPC码的第二编码奇偶校验矩阵将所述第一码字编码以获得第二奇偶性。接收所述第一码字。响应于基于所述第一奇偶性的所述第一码字的错误校正失败，接收所述第二奇偶性。基于所述第二奇偶性和速率自适应LDPC码的解码奇偶校验矩阵校正所述第一码字，通过将所述第二编码奇偶校验矩阵与所述第一编码奇偶校验矩阵竖直串连并且添加全部为零的子矩阵以完成所述解码奇偶校验矩阵的维度，以此构造所述解码奇偶校验矩阵。

技术领域

本公开大体上涉及存储器装置中的错误校正，且更具体来说，涉及在奇偶校验矩阵中具有灵活列权重的速率自适应LDPC码。

背景技术

存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可使用存储器子系统将数据存储在存储器装置处并且从存储器装置检索数据。

发明内容

根据本申请案的一实施例，描述一种方法。所述方法包括：接收第一数据；根据第一低密度奇偶校验(LDPC)码的第一编码奇偶校验矩阵将所述第一数据编码以获得具有第一奇偶性的第一码字；根据第二LDPC码的第二编码奇偶校验矩阵将所述第一码字编码以获得第二奇偶性；接收所述第一码字，其中所述第一码字中的一或多个数据位发生错误；响应于基于所述第一奇偶性的所述第一码字的错误校正失败，接收所述第二奇偶性；和基于所述第二奇偶性和速率自适应LDPC码的解码奇偶校验矩阵对所述第一码字进行错误校正。通过将所述第二编码奇偶校验矩阵与所述第一编码奇偶校验矩阵竖直串连并且添加全部为零的子矩阵以完成所述解码奇偶校验矩阵的维度，以此构造所述解码奇偶校验矩阵。

根据本申请案的另一实施例，描述一种非暂时性计算机可读存储媒体。所述非暂时性计算机可读存储媒体包括指令，所述指令当由处理装置执行时，致使所述处理装置进行以下操作：接收第一数据；根据第一低密度奇偶校验(LDPC)码的第一编码奇偶校验矩阵将所述第一数据编码以获得具有第一奇偶性的第一码字；根据第二LDPC码的第二编码奇偶校验矩阵将所述第一码字编码以获得第二奇偶性；接收所述第一码字，其中所述第一码字中的一或多个数据位发生错误；响应于基于所述第一奇偶性的所述第一码字的错误校正失败，接收所述第二奇偶性；和基于所述第二奇偶性和速率自适应LDPC码的解码奇偶校验矩阵对所述第一码字进行错误校正。通过将所述第二编码奇偶校验矩阵与所述第一编码奇偶校验矩阵竖直串连并且添加全部为零的子矩阵以完成所述解码奇偶校验矩阵的维度，以此构造所述解码奇偶校验矩阵。

根据本申请案的另一实施例，描述一种系统。所述系统包括：多个存储器装置；和处理装置，其以操作方式与所述多个存储器装置耦合以进行以下操作：接收第一数据，根据第一低密度奇偶校验(LDPC)码的第一编码奇偶校验矩阵将所述第一数据编码以获得具有第一奇偶性的第一码字，根据第二LDPC码的第二编码奇偶校验矩阵将所述第一码字编码以获得第二奇偶性，接收所述第一码字，其中所述第一码字中的一或多个数据位发生错误，响应于基于所述第一奇偶性的所述第一码字的错误校正失败，接收所述第二奇偶性，和基于所述第二奇偶性和速率自适应LDPC码的解码奇偶校验矩阵对所述第一码字进行错误校正。通过将所述第二编码奇偶校验矩阵与所述第一编码奇偶校验矩阵竖直串连并且添加全部为零的子矩阵以完成所述解码奇偶校验矩阵的维度，以此构造所述解码奇偶校验矩阵。

附图说明

根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。然而，图式不应视为将本公开限制于具体实施例，而是仅用于解释和理解。

图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。

图2A说明根据本公开的一些实施例的速率自适应LDPC码的实例奇偶校验矩阵。

图2B说明根据本公开的一些实施例的一系列速率自适应LDPC码的示范性奇偶校验矩阵。