[发明专利]一种双时钟多核嵌入式并发时序仿真方法及装置

说明书

本发明涉及计算机应用技术领域，具体公开了一种双时钟多核嵌入式并发时序仿真方法及装置，该方法包括：确定多核嵌入式系统内每个内核的内核速率及需仿真的仿真事件；根据所有内核的内核速率确定全局虚拟时钟的全局虚拟时钟速率；将全局虚拟时钟速率除以内核速率，获得每个内核的局部虚拟时钟相对全局虚拟时钟的内核时钟速率比；根据全局虚拟时钟当前周期数和各个内核时钟速率比之间的比值，依次判断各内核在各个全局虚拟时钟周期内是否需执行仿真，以在各个全局虚拟时钟周期内通过需执行仿真的内核对仿真事件进行仿真。本发明解决了因内核处理器频率不同导致的内核速度不匹配、造成仿真误差的问题。

技术领域

本申请涉及计算机应用技术领域，具体而言，涉及一种双时钟多核嵌入式并发时序仿真方法及装置。

背景技术

嵌入式系统广泛应用于人类生活的各个方面。随着嵌入式系统对算力需求的快速增长，单核处理器的性能逐渐不能支撑系统对实时性的要求，多核处理器越来越多地应用到安全关键嵌入式系统中。在安全关键嵌入式系统中，系统中各项任务的执行具有严格时间约束，时序异常会对系统造成破坏性影响，导致严重的生命财产损失，安全关键嵌入式系统需要充分论证时序正确性。当前针对多核嵌入式系统的仿真工具，大多使用同一个全局时钟作为所有内核的时钟，没有考虑因内核处理器频率不同导致的内核速度不匹配问题，造成仿真误差。同时多核嵌入式系统仿真还面临着事件发生先后顺序判断的问题，两个频率相同的内核观测同一个事件的发生的时间相差一个周期，由于同步误差和数字化误差的积累，凭借事件的发生时间相差一个全局虚拟时钟周期，无法准确表示不同事件的时间先后顺序。不同频率的内核观测同一个事件，得到的时间结果误差会更大。以上问题的存在导致仿真过程误差较大，对于部分事件，无法准确判断其发生的先后顺序，仿真分析结论不可靠。

发明内容

本申请的主要目的在于提供一种双时钟多核嵌入式并发时序仿真方法及装置，以解决现有技术中没有考虑因内核处理器频率不同导致的内核速度不匹配、造成仿真误差的问题。

根据本申请实施例的第一个方面，提供了一种双时钟多核嵌入式并发时序仿真方法，包括：

确定多核嵌入式系统内每个内核的内核速率及需仿真的仿真事件；

根据所有内核的所述内核速率确定全局虚拟时钟的全局虚拟时钟速率；

将所述全局虚拟时钟速率除以所述内核速率，获得每个内核的局部虚拟时钟相对全局虚拟时钟的内核时钟速率比；

根据全局虚拟时钟当前周期数和各个所述内核时钟速率比之间的比值，依次判断各内核在各个全局虚拟时钟周期内是否需执行仿真，以在各个全局虚拟时钟周期内通过需执行仿真的内核对所述仿真事件进行仿真。

进一步地，所述仿真方法还包括：

获取各个所述仿真事件的释放抖动时间和预设的开始释放时间，并根据所述全局虚拟时钟速率获取全局虚拟时钟的时钟周期长度；

根据所述开始释放时间和所述释放抖动时间，确定所述仿真事件释放仿真作业的释放时间；

根据所述释放时间和所述时钟周期长度，确定所述释放时间对应的全局虚拟时钟周期释放节点，当全局虚拟时钟走到所述全局虚拟时钟周期释放节点时，所述仿真事件释放所述仿真作业，以使所述内核对所述仿真事件进行仿真时执行所述仿真作业。

进一步地，所述根据全局虚拟时钟当前周期数和各个内核时钟速率比之间的比值，依次判断各内核在各个全局虚拟时钟周期内是否需执行仿真之前，包括：

获取所有内核进行仿真所需的仿真总时长；

将所述仿真总时长与所述全局虚拟时钟速率的比值确定为仿真总全局时钟周期数，若所述全局虚拟时钟当前周期数小于所述仿真总全局时钟周期数，则根据全局虚拟时钟当前周期数和各个所述内核时钟速率比之间的比值，依次判断各内核在各个全局虚拟时钟周期内是否需执行仿真。