[发明专利]多芯片封装楼梯腔体

说明书

本文公开的实施例包括电子封装和组装电子封装的方法。在实施例中，电子封装包括具有阶梯顶表面的封装衬底，以及在阶梯顶表面的第一平台上的第一管芯。在实施例中，第二管芯在阶梯顶表面的第二平台上，其中第二管芯在第一管芯之上延伸。在实施例中，第三管芯在阶梯顶表面的第三平台上，其中第三管芯在第二管芯之上延伸。

政府许可权

本发明是在政府支持下根据DARPA授予的协议号HR0011-19-3-0003完成的。政府对本发明享有一定的权利。

技术领域

本公开的实施例涉及电子封装，并且更特别地，涉及具有阶梯顶表面的多芯片电子封装。

背景技术

随着技术的不断进步，多芯片异构集成变得更加普遍。在光子系统的特定实例中，诸如光子集成电路(PIC)、电集成电路(EIC)和逻辑管芯(例如，现场可编程门阵列(FPGA))的部件可以集成在单个封装架构内。为了在部件之间提供高密度互连，已经提出了诸如嵌入式多管芯互连桥(EMIB)的解决方案。

然而，EMIB架构导致非最佳封装形状因子和功耗。在形状因子的情况下，EMIB方法依赖于横向彼此相邻的部件，并且EMIB将相邻部件缝合(stitches)在一起。因此，需要大的X-Y占用空间。在功耗的情况下，跨EMIB的电路径会由于跨EMIB的损耗而增加功耗。特别地，在光子系统的情况下，信号必须从PIC跨第一EMIB传递到EIC，并且从EIC跨第二EMIB传递到逻辑管芯。

附图说明

图1是具有通过一对嵌入式多管芯互连桥(EMIB)互连的光子集成电路(PIC)、电集成电路(EIC)和逻辑管芯的电子封装的截面图。

图2是具有PIC、EIC和逻辑管芯的电子封装的截面图，其中PIC直接连接到EIC，并且EIC通过EMIB连接到逻辑管芯。

图3是根据实施例的具有通过使用阶梯封装衬底全部彼此直接连接的PIC、EIC和逻辑管芯的电子封装的截面图。

图4A-4J是描绘根据实施例的用于组装具有包括PIC、EIC和逻辑管芯的阶梯顶表面的电子封装的工艺的截面图。

图5是根据实施例的具有PIC的电子封装的截面图，该PIC通过管芯附接膜(DAF)粘附到封装衬底。

图6是根据实施例的电子系统的截面图，其中逻辑管芯和EIC附接到封装衬底并且PIC附接到下层板。

图7是根据实施例的具有电子封装的电子系统的截面图，该电子封装具有PIC、EIC和耦合到板的逻辑管芯。

图8是根据实施例构建的计算设备的示意图。

具体实施方式

本文描述的是根据各种实施例的具有阶梯顶表面的多芯片电子封装。在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将他们工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员来说显而易见的是，本发明可以仅用所描述的一些方面来实践。为了解释的目的，阐述了具体的数字、材料和配置以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本发明。在其他情况下，省略或简化公知的特征以便不使说明性实施方式难以理解。

将以最有助于理解本发明的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别地，这些操作不需要以呈现的顺序执行。