[发明专利]半导体器件版图结构、形成方法及测试系统

说明书

本发明涉及半导体领域，公开了一种半导体器件版图结构、形成方法及测试系统。该半导体器件版图结构包括：有源版图层，有源版图层包括多个沿第一方向排列的有源图形区；多个子器件版图层，子器件版图层包括栅极图形区；多个接触插塞组，接触插塞组包括源极接触插塞和漏极接触插塞；沿第一方向，相邻子器件版图层的栅极图形区中，后一个栅极图形区与源极接触插塞和/或漏极接触插塞间的间距与前一个栅极图形区与源极接触插塞和/或漏极接触插塞间的间距形成等差数列。该半导体器件版图结构可以提供监控栅极与接触插塞间制程窗口的测试平台，可以从栅极与接触插塞间套刻误差以及栅极特征尺寸的二维分析的角度评估对制程窗口的影响。

技术领域

本发明涉及半导体领域，特别涉及一种半导体器件版图结构、形成方法及测试系统。

背景技术

随着存储器的设计线宽逐渐减低，器件的集成度逐渐增加，栅极与接触插塞之间的间距较近、导致泄露的问题越发严重。因此，在半导体制程控制中，如何去设计并定义栅极和接触插塞间的制程窗口，保证最终存储器的性能十分关键。

发明内容

本发明公开了一种半导体器件版图结构、形成方法及测试系统，该半导体器件版图结构可以提供监控栅极与接触插塞间制程窗口的测试平台，可以从栅极与接触插塞间套刻误差以及栅极特征尺寸的二维分析的角度评估对制程窗口的影响，以提升最终的产品良率。

为达到上述目的，本发明提供以下技术方案：

根据本公开的第一个方面，提供了一种半导体器件版图结构，包括：

有源版图层，所述有源版图层设于衬底内，且所述有源版图层包括多个有源图形区，多个所述有源图形区的排列方向形成第一方向；

多个子器件版图层，每个所述子器件版图层位于对应的所述有源图形区背离所述衬底一侧，每个所述子器件版图层包括栅极图形区、源极图形区和漏极图形区；

多个接触插塞组，每个所述接触插塞组位于对应的所述子器件版图层背离所述衬底一侧；每个所述接触插塞组包括源极接触插塞和漏极接触插塞，所述源极接触插塞与所述源极图形区连接，所述漏极接触插塞与所述漏极图形区连接，且沿所述第一方向，所述源极接触插塞与所述漏极接触插塞之间的间距为固定值；

沿所述第一方向，每个所述子器件版图层中的栅极图形区位于对应的所述源极接触插塞与所述漏极接触插塞之间；且沿所述第一方向，相邻所述子器件版图层中，后一个所述栅极图形区与对应的所述源极接触插塞间的间距与前一个所述栅极图形区与对应的所述源极接触插塞间的间距形成等差数列，和/或，相邻所述子器件版图层中，后一个所述栅极图形区与对应的所述漏极接触插塞间的间距与前一个所述栅极图形区与对应的所述漏极接触插塞间的间距形成等差数列。

在本公开的一个实施例中，沿所述第一方向，相邻所述子器件版图层中的栅极图形区的特征尺寸相同；

沿所述第一方向，相邻所述子器件版图层中，后一个所述栅极图形区与对应的所述源极接触插塞间的间距与前一个所述栅极图形区与对应的所述源极接触插塞间的间距形成递增数列；

沿所述第一方向，相邻所述子器件版图层中，后一个所述栅极图形区与对应的所述漏极接触插塞间的间距与前一个所述栅极图形区与对应的所述漏极接触插塞间的间距形成递减数列。

在本公开的一个实施例中，每个所述接触插塞组还包括所述栅极接触插塞，所述栅极接触插塞与所述栅极图形区连接。

在本公开的一个实施例中，所述子器件版图层中，所述栅极图形区的至少部分在所述衬底的垂直投影位于所述有源图形区在所述衬底的垂直投影外。

在本公开的一个实施例中，所述栅极接触插塞在所述衬底的垂直投影位于对应的所述有源图形区在所述衬底的垂直投影之外。