[发明专利]一种PCI总线与AXI4总线桥接方法

权利要求书

1.一种PCI总线与AXI4总线桥接方法，其特征在于，采用的PCI总线与AXI4总线桥接装置包括PCI总线到localbus总线桥接模块和FPGA模块；所述FPGA模块内部包括localbus总线编解码单元、axi4_lite接口读通道单元、axi4_lite接口写通道单元、突发读FIFO、axi4_mm接口读通道单元、突发写FIFO、axi4_mm接口写通道单元；

所述PCI总线到localbus总线桥接模块为PCI到localbus桥片；使用VIO电源作为PCI到localbus桥片PCI信号管脚供电电源；所述localbus总线使用J模式，其地址信号和数据信号复用；

localbus总线包括LW/R#信号、ADS#信号、BLAST#信号、WAIT#信号、READY#信号、LAD信号；

步骤1：PCI总线信号转换为localbus总线信号，采用PCI到localbus桥片，解码PCI总线传输，重新编码为localbus总线传输；

步骤2：对步骤1中localbus总线信号编解码，记录localbus地址，根据LW/R#信号和LAD信号状态把localbus总线访问转换为对axi4_lite接口的读访问、axi4_lite接口的写访问、对突发读FIFO的读访问、对突发写FIFO的写访问；

步骤3：localbus总线信号编解码包括以下步骤：等待ADS#信号有效；如果ADS#信号有效，记录待访问地址，如果LW/R#为低且LAD对应地址落在axi4_lite接口对应地址范围内，则进行axi4_lite接口读通道访问；如果LW/R#为高且LAD对应地址落在axi4_lite接口对应地址范围内，则进行axi4_lite接口写通道访问；如果LW/R#为低且LAD对应地址落在axi4_mm接口对应地址范围内，则启动axi4_mm读通道访问，并等待突发读FIFO非空，读取突发读FIFO，把数据赋给LAD信号；如果LW/R#为高且LAD对应地址落在axi4_mm接口对应地址范围内，则把LAD信号数据写入突发写FIFO，并启动axi4_mm接口写通道访问；

步骤4：axi4_lite接口读通道访问：把记录的localbus地址赋给axi4_lite接口读通道地址，从axi4_lite地址读取数据，把数据赋给LAD信号；

步骤5：axi4_lite接口写通道访问：把记录的localbus地址赋给axi4_lite接口写通道地址，向axi4_lite地址写入LAD信号的数据；

步骤6：axi4_mm接口读通道访问：等待突发读FIFO空闲存储单元不小于一次axi4_mm接口突发读数据量；把记录的localbus地址赋给axi4_mm读通道地址，启动axi4_mm接口读通道突发读操作，从axi4_mm接口突发读取数据，把axi4_rdata写入突发读FIFO，直至完成本次axi4_mm接口突发读操作；

步骤7：axi4_mm接口写通道访问：等待突发写FIFO数据量不小于一次axi4_mm接口突发写数据量；把记录的localbus地址赋给axi4_mm写通道地址，启动axi4_mm接口写通道突发写操作，从突发写FIFO读出数据写入axi4_mm地址空间axi4_wdata，直至完成本次axi4_mm接口突发写操作；

步骤8：突发读FIFO作用是：axi4_mm接口读通道单元向该FIFO写入数据，localbus总线编解码单元从该FIFO读出数据，向其他模块提供突发读FIFO的状态，包括空状态、满状态、写入端数据量、读出端数据量；

步骤9：突发写FIFO作用是：localbus总线编解码单元向该FIFO写入数据，axi4_mm接口写通道单元从该FIFO读出数据，向其他模块提供突发写FIFO的状态，包括空状态、满状态、写入端数据量、读出端数据量。

2.根据权利要求1所述的一种PCI总线与AXI4总线桥接方法，其特征在于，VIO电源兼容3.3V和5V PCI电平。

3.根据权利要求1所述的一种PCI总线与AXI4总线桥接方法，其特征在于，PCI到localbus桥片为PCI9054桥片。