[发明专利]适用于大功率裸芯片烧结的多层异质电子封装外壳及工艺在审
申请号: | 202211047897.4 | 申请日: | 2022-08-30 |
公开(公告)号: | CN115410998A | 公开(公告)日: | 2022-11-29 |
发明(设计)人: | 齐安;王乐英;王新刚;刘克群;李锐 | 申请(专利权)人: | 青岛航天半导体研究所有限公司 |
主分类号: | H01L23/06 | 分类号: | H01L23/06;H01L23/08;H01L23/10;H01L23/373;H01L21/48 |
代理公司: | 山东重诺律师事务所 37228 | 代理人: | 林婷 |
地址: | 266000 山*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 适用于 大功率 芯片 烧结 多层 电子 封装 外壳 工艺 | ||
1.一种适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:包括逐层设置的无氧的铜底板(1)、过渡的中间钼片(2)、陶瓷绝缘片(3)及顶部钼片(4);陶瓷绝缘片(3)两侧采用附铜工艺。
2.根据权利要求1所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:陶瓷绝缘片(3)为含有硅钙的陶瓷;
多层异质电子封装外壳的多层材料热阻R=R1+R2+……+Rn;
根据热阻计算公式:
单层材料热阻R=δ/λA;
式中δ—材料厚度、λ—材料导热系数、A—材料面积;
式中R1、R2、Rn为各层材料热阻;
粗铜引线与陶瓷环封接,采用陶瓷环两边钎焊。
3.根据权利要求1所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:在顶部钼片(4)两端分别设置有铜片(9)及铜线(11),形成U的第一组件。
4.根据权利要求3所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:中间钼片(2)在铜底板(1)上表面凹槽中;
在铜底板(1)下方设置有定位模具;定位模具包括底板件,在底板件左侧设置有带孔耳板且在右侧设置有立支杆。
5.根据权利要求4所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:第一组件设置在定位模具的底板件上且之间加Ag72Cu28焊片;
陶瓷绝缘片(3)双面覆铜且置于中间钼片(2)上方且加Ag72Cu28焊片,在陶瓷绝缘片(3)与铜底板(1)四周保持绝缘间隙;
在定位模具上设置有十号钢框(5)且两者之间加Ag72Cu28焊片;
在十号钢框(5)左端设置有粗铜引线(6);
在粗铜引线(6)右端套有氧化铝陶瓷环(7),在氧化铝陶瓷环(7)两侧设置有可伐封焊环(8);氧化铝陶瓷环(7)内部涂覆金属化层,氧化铝陶瓷环(7)两端设置有可伐封焊环(8),通过可伐封焊环(8)钎焊到粗铜引线(6)及氧化铝陶瓷环(7)上;
粗铜引线(6)右端设置在第一组件的铜片(9)孔内;
将铜挡片(10)穿入粗铜引线(6)的右端,钎焊位置放置Ag72Cu28焊料;铜线(11)穿入右侧引线(12)端部孔内。
6.根据权利要求5所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:在十号钢框(5)右侧,右侧引线(12)穿过有可伐片(13)的中心孔及陶瓷绝缘子件(14)的中心孔,陶瓷绝缘子件(14)定位于十号钢框(5)的孔内。
7.根据权利要求5所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:在第一组件上部放置轻压块,在十号钢框(5)上部放置重压块。
8.根据权利要求5所述的适用于大功率裸芯片烧结的多层异质电子封装外壳,其特征在于:在中间钼片(2)及十号钢框(5)上设置有预镀镍处理。
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