[发明专利]一种忆阻器阵列PUF电路及其使用方法

权利要求书

1.一种忆阻器阵列PUF电路，其特征在于所述忆阻器阵列PUF电路中：

为了叙述方便，先将下述字母所表示的物理意义统一描述如下：

i表示行控制电路(102)的个数，1i≤M，M为大于1的自然数；

j表示响应输出电路(105)的个数，1j≤N，N为大于1的自然数；

所述忆阻器阵列PUF电路是由随机延迟电路(101)、M个行控制电路(102)、M×2N个阵列忆阻器(103)组成的忆阻器阵列(104)和N个响应输出电路(105)组成；其中：

随机延迟电路(101)的端子V_pulse与电压输入端子V_pl连接，随机延迟电路(101)的端子V_c11、……、V_c1i、……、V_c1M与对应的电压输入端子V_c1、……、V_ci、……、V_cM连接；随机延迟电路(101)的端子V_delay与第1行控制电路(102)的端子V_dly1、……、第i行控制电路(102)的端子V_dlyi、……、第M行控制电路(102)的端子V_dlyM分别连接；

第1行控制电路(102)的端子V_chlg1、……、第i行控制电路(102)的端子V_chlgi、……、第M行控制电路(102)的端子V_chlgM分别与电压输入端子V_chlg连接；第1行控制电路(102)的端子V_c01、……、第i行控制电路(102)的端子V_c0i、……、第M行控制电路(102)的端子V_c0M与对应的电压输入端子V_c1、……、V_ci、……、V_cM连接；第1行控制电路(102)的端子V_rd1、……、第i行控制电路(102)的端子V_rdi、……、第M行控制电路(102)的端子V_rdM分别与电压输入端子V_rd连接；第1行控制电路(102)的端子V_cr01、……、第i行控制电路(102)的端子V_cr0i、……、第M行控制电路(102)的端子V_cr0M分别与电压输入端子V_cr0连接；

忆阻器阵列(104)由M×2N个阵列忆阻器(103)组成；第1行控制电路(102)的端子V_out1通过对应的字线WL₁与第1行的2N个阵列忆阻器(103)的端子A_R0连接，……，第i行控制电路(102)的端子V_outi通过对应的字线WL_i与第i行的2N个阵列忆阻器(103)的端子A_R0连接，……，第M行控制电路(102)的端子V_outM通过对应的字线WL_M与第M行的2N个阵列忆阻器(103)的端子A_R0连接；

第1响应输出电路(105)的端子I₁、端子I₂通过各自的位线BL₁、BL₂与忆阻器阵列(104)中第1列阵列忆阻器(103)的端子A_R1、第2列阵列忆阻器(103)的端子A_R1对应连接，……，第j响应输出电路(105)的端子I_2j-1、端子I_2j通过各自的位线BL_2j-1、BL_2j与忆阻器阵列(104)中第2j-1列阵列忆阻器(103)的端子A_R1、第2j列阵列忆阻器(103)的端子A_R1对应连接，……，第N响应输出电路(105)的端子I_2N-1、端子I_2N通过各自的位线BL_2N-1、BL_2N与忆阻器阵列(104)中第2N-1列阵列忆阻器(103)的端子A_R1、第2N列阵列忆阻器(103)的端子A_R1对应连接；

第1响应输出电路(105)的端子V_cr11、……、第j响应输出电路(105)的端子V_cr1j、……、第N响应输出电路(105)的端子V_cr1N分别与电压输入端子V_cr1连接；第1响应输出电路(105)的端子V_rs1、……、第j响应输出电路(105)的端子V_rsj、……、第N响应输出电路(105)的端子V_rsN分别与电压输入端子V_rs连接；第1响应输出电路(105)的端子V_cr21、……、第j响应输出电路(105)的端子V_cr2j、……、第N响应输出电路(105)的端子V_cr2N分别与电压输入端子V_cr2连接；

在电压输入端子V_pl、V_chlg、V_rd、V_cr0、V_cr1、V_rs、V_cr2与端子GND之间施加对应的电压信号U_pl、U_chlg、U_rd、U_cr0、U_cr1、U_rs、U_cr2；在电压输入端子V_c1、……、V_ci、……、V_cM与端子GND之间施加对应的电压信号U_c1或U_c、……、U_ci或U_c、……、U_cM或U_c；

第1响应输出电路(105)的端子V_R1、……、第j响应输出电路(105)的端子V_Rj、……、第N响应输出电路(105)的端子V_RN输出对应的响应电压U_R1、……、U_Rj、……、U_RN；

所述随机延迟电路(101)由M个延迟单元(202)和NMOS晶体管(204)组成；第1延迟单元(202)的端子OUT与第2延迟单元(202)的端子IN连接，……，第i-1延迟单元(202)的端子OUT与第i延迟单元(202)的端子IN连接，……，第M-1延迟单元(202)的端子OUT与第M延迟单元(202)的端子IN连接，第M延迟单元(202)的端子OUT与NMOS晶体管(204)的漏极连接；

第1延迟单元(202)的端子IN与两个延迟电路忆阻器(201)的端子A_R0分别连接，两个延迟电路忆阻器(201)的端子A_R1与第1延迟电路选通器(203)的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元(202)、……、第i延迟单元(202)、……、第M延迟单元(202)与第1延迟单元(202)的结构相同；

第1延迟单元(202)的端子IN与随机延迟电路(101)的端子V_pulse连接，第M延迟单元(202)的端子OUT与随机延迟电路(101)的端子V_delay连接；所述第1延迟单元(202)、……、第i延迟单元(202)、……、第M延迟单元(202)的端子SEL与随机延迟电路(101)的端子V_cl1、……、V_cli、……、V_clM对应连接；

所述第1行控制电路(102)由第1控制电路选通器(301)、第2控制电路选通器(302)和第3控制电路选通器(303)组成；第1控制电路选通器(301)的端子OUT与第2控制电路选通器(302)的端子1_CHAN连接，第2控制电路选通器(302)的端子OUT与第3控制电路选通器(303)的端子1_CHAN连接，第3控制电路选通器(303)的端子OUT与第1行控制电路(102)端子V_out1连接；

第1控制电路选通器(301)的端子1_CHAN与GND连接，第1控制电路选通器(301)的端子0_CHAN与第1行控制电路(102)的端子V_chlg1连接，第1控制电路选通器(301)的端子SEL与第1行控制电路(102)的端子V_dly1连接，第2控制电路选通器(302)的端子0_CHAN与GND连接，第2控制电路选通器(302)的端子SEL与第1行控制电路(102)的端子V_c01连接，第3控制电路选通器(303)的端子0_CHAN与第1行控制电路(102)端子V_rd1连接，第3控制电路选通器(303)的端子SEL与第1行控制电路(102)的V_cr01连接；

所述第2行控制电路(102)、……、第i行控制电路(102)、……、第M行控制电路(102)均与第1行控制电路(102)的结构相同；

所述第1响应输出电路(105)的结构是，第1分路器(401)的端子IN与第1响应输出电路(105)的端子I₁连接，第2分路器(402)的端子IN与第1响应输出电路(105)的端子I₂连接，第1分路器(401)的端子SEL和第2分路器(402)的端子SEL分别与第1响应输出电路(105)的端子V_cr11连接，第1分路器(401)的端子1_CHAN和第2分路器(402)的端子1_CHAN分别与第1响应输出电路(105)的端子V_rs1连接，第1分路器(401)的端子0_CHAN与第1负载电阻(406)的端子RL₁₀连接，第2分路器(402)的端子0_CHAN与第2负载电阻(403)的端子RL₂₀连接；

第1负载电阻(406)和第2负载电阻(403)的端子RL₁₁、RL₂₁分别与GND连接；电压比较器(404)的输入端子V₊和V_-与第1负载电阻(406)的端子RL₁₀和第2负载电阻(403)的端子RL₂₀对应连接，电压比较器(404)的输出端子V_o与输出电路选通器(405)的端子0_CHAN连接，输出电路选通器(405)的端子1_CHAN与GND连接，输出电路选通器(405)端子SEL与第1响应输出电路(105)的端子V_cr21连接，输出电路选通器(405)的端子OUT与第1响应输出电路(105)的端子V_R1连接；

所述第2响应输出电路(105)、……、第j响应输出电路(105)、……、与第N响应输出电路(105)均与第1响应输出电路(105)的结构相同；

所述的阵列忆阻器(103)和延迟电路忆阻器(201)相同，均为具有阈值电压的忆阻器；阵列忆阻器(103)和延迟电路忆阻器(201)的初始状态均处于高阻态。

2.一种忆阻器阵列PUF电路的使用方法，其特征在于所述使用方法的步骤如下：

步骤一、所有忆阻器复位

在电压输入端子V_c1、……、V_ci、……、V_cM与端子GND之间施加相同的低电平的电压信号U_c；在电压输入端子V_cr0、V_cr1、V_cr2、V_rs与端子GND之间施加对应的高电平的电压信号U_cr0、U_cr1、U_cr2、U_rs，其余电压输入端子与端子GND之间均不施加任何电压信号；

步骤二、施加激励

在电压输入端子V_pl、V_chlg、V_cr0、V_cr2与端子GND之间施加对应的高电平的电压信号U_pl、U_chlg、U_cr0、U_cr2；在电压输入端子V_c1、……、V_ci、……、V_cM与端子GND之间施加对应的高电平或低电平的激励电压信号U_c1、……、U_ci、……、U_cM；在电压输入端子V_cr1与端子GND之间施加低电平的电压信号U_cr1，其余电压输入端子与端子GND之间均不施加任何电压信号；

步骤三、响应输出

在电压输入端子V_rd与端子GND之间施加高电平的电压信号U_rd；在电压输入端子V_cr0、V_cr1、V_cr2与端子GND之间施加对应的低电平的电压信号U_cr0、U_cr1、U_cr2，其余电压输入端子与端子GND之间均不施加任何电压信号；第1响应输出电路(105)的端子V_R1、……、第j响应输出电路(105)的端子V_Rj、……、第N响应输出电路(105)的端子V_RN分别输出响应电压。