[发明专利]一种带时钟切换的乒乓缓存方法、装置及接口控制器

说明书

本发明公开了一种带时钟切换的乒乓缓存方法，其包括：基于第一时钟域及第二时钟域的控制信号，生成第一切换信号，以及反相的第二切换信号；根据第一切换信号和第二切换信号轮流控制第一缓存装置和第二缓存装置，通过乒乓切换的方式控制每一缓存周期内第一缓存装置和第二缓存装置的读写状态，使每一缓存周期内其中一个缓存装置处于读状态，另一个缓存装置处于写状态；将轮流缓存至第一缓存装置和第二缓存装置中的来自第一时钟域的数据，输出至第二时钟域侧。本发明还公开了相应的装置以及接口控制器，可以减少芯片面积，并提高方案稳定性。

技术领域

本发明涉及SOC芯片技术领域，特别是涉及一种带时钟切换的乒乓缓存方法、装置及接口控制器。

背景技术

如图1所示，示出了现有的一种接口控制器的架构示意图，在这种复杂接口的控制器设计中，通常会有两个时钟域。其中，而一个时钟(CLK1)是系统的主工作时钟，系统内的大多数模块都工作在时钟下，用于CPU内核、总线、DMA(Direct Memory Access，直接内存访问)等模块。

另一个时钟(CLK2)是靠近接口的物理层(PHY)一侧，用于跟物理层模块(PHY)进行数据通信。通常此时钟的频率依赖于接口的数据速率，常见的关系是freq(CLK2)*data_width＝data_rate，例如千兆网络的数据速率是1Gbps，PHY接口的数据位宽是8bit，所以CLK2的频率是125MHz。

所述接口控制器的数据流包含发送和接收两个方向，其中：

数据发送过程：在CLK1内的DMA模块负责从系统内存中读出待发送的数据，因为读数据有延时，为避免发送数据过程中发生数据断流而造成违反接口协议或者对接口带宽形成浪费，所以一般是将待发送数据读出后先暂存到内部的缓存(TX BUFFER)中，待缓存完成后，再开始将数据传输到CLK2时钟域，由发送逻辑(TX LOGIC)然后数据被依次发送给物理层模块，物理层模块再将数据发送到接口上。为保证数据的持续发送，在TX_LOGIC读缓存器件的同时，TX_DMA继续从内存读数据并且写到缓存器件中；

数据接收过程：物理层模块接收从对端送过来的数据，并通过CLK2时钟域内的接收逻辑(RX LOGIC)送给控制器模块，按照常见的接口协议规定，一个包的数据会被连续不断的发送，而因为数据被写入系统内存会有延时，所以需要有缓存来吸收暂时无法被写入的数据，所以在CLK2与CLK1间会有一个缓存用于缓存物理层送过来的数据(RX BUFFER)，然后由CLK1时钟域内RX DMA模块负责将数据写入系统内存中。为保证数据的持续接受，在RXDMA读缓存器件的同时，RX_LOGIC继续接收物理层送来的数据并把数据写到缓存器件中；

由图1中所知，发送缓存(TX BUFFER)和接收缓存(RX BUFFER)会横跨CLK2和CLK1两个时钟域，并且需要同时支持对缓存的读操作和写操作，一般使用如下两种实现方案：

第一种方案：使用支持两个时钟域的双端口缓存器件，具体如图2所示。

此类缓存器件有两个端口，每个端口可使用不同的时钟域，而且每个端口可以独立并且可以同时对memory进行读写操作。以上图中TX_BUFFER为例，左侧使用CLK1时钟域，由TX_DMA将从内存中读到的数据写入缓存，而右侧使用CLK2时钟域将缓存内的数据读出后送到TX_LOGIC模块而后发送给PHY模块。

第二种方案：使用支持单个时钟域的双端口缓存器件，再搭配一个用于时钟域穿越的异步FIFO(First In First Out，先进先出)，具体如图3所示。