[发明专利]一种三维集成扇出型封装结构及其制造方法

说明书

本发明公开了一种三维集成扇出型封装结构及其制作方法，该封装结构包括第一芯片、第二芯片、导电柱、第一导电结构和第二导电结构，第一芯片位于第二芯片的下方；第一芯片上包封有第一塑封层，第二芯片上包封有第二塑封层；第一芯片的芯片PAD和第二芯片的芯片PAD均朝向外侧；导电柱从上至下贯穿于第二塑封层和第一塑封层上；第一导电结构位于第一芯片的下方，第二导电结构位于第二芯片的上方；该第一导电结构与导电柱的下端以及第一芯片电连接；该第二导电结构与导电柱的上端以及第二芯片电连接。该封装结构及制造方法在满足芯片性能的同时可进一步减小芯片封装体积，实现Z方向互连，降低信号损耗，提高封装效率，降低封装成本。

技术领域

本发明涉及半导体芯片封装技术领域，特别涉及一种三维集成扇出型封装结构及其制造方法。

背景技术

随着手机、电脑等电子产品小尺寸、高性能、高可靠性以及超低功耗的要求越来越高，先进封装技术不断突破发展，同时在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，三维集成先进封装的需求越来越强烈。

目前，先进封装正在向着系统集成、高速、高频、三维方向发展。高密度TSV技术及Fan-Out扇出技术由于其较灵活、高密度、适于系统集成的优点，成为目前先进封装的核心技术；但是针对高密度集成封装，业界通常采用的TSV硅穿孔技术成本较高，且由于高密度集成会造成一定程度的信号损耗。因此，如何将多个不同种类的高密度芯片集成封装在一起构成一个功能强大且体积功耗较小的系统或者子系统，成为半导体芯片先进封装领域的一大挑战。

发明内容

为解决上述技术问题，本发明的目的在于提供一种三维集成扇出型封装结构及其制造方法。该封装结构及制造方法在满足芯片性能的同时可进一步减小芯片封装体积，实现Z方向互连，降低信号损耗，提高封装效率，降低封装成本。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种三维集成扇出型封装结构，包括第一芯片、第二芯片、导电柱、第一导电结构和第二导电结构，第一芯片位于第二芯片的下方；第一芯片上包封有第一塑封层，第二芯片上包封有第二塑封层；第一芯片的芯片PAD和第二芯片的芯片PAD均朝向外侧；所述导电柱从上至下贯穿于所述第二塑封层和第一塑封层上；第一导电结构位于第一芯片的下方，第二导电结构位于第二芯片的上方；该第一导电结构与所述导电柱的下端以及第一芯片的芯片PAD电连接；该第二导电结构与所述导电柱的上端以及第二芯片的芯片PAD电连接。

进一步的，所述第一导电结构包括至少一层与所述导电柱下端以及第一芯片电连接的第一金属重布线层，每层第一金属重布线层上分别覆盖有一层第一绝缘层。

更进一步的，所述第二导电结构包括至少一层与所述导电柱上端以及第二芯片电连接的第二金属重布线层，每层第二金属重布线层上分别覆盖有一层第二绝缘层。

进一步的，所述第一导电结构还连接有电性导出结构，第二导电结构还连接有凸块下金属层。

进一步的，所述电性导出结构为焊球、金属凸点或导电胶结构。

本发明进一步提供了一种三维集成扇出型封装结构的制造方法，包括如下步骤：

S1，提供一承载片，将第一芯片通过键合层连接在该承载片上；且该第一芯片的芯片PAD向下；

S2，在承载片上形成将所述第一芯片包封的第一塑封层；

S3，将第二芯片贴装于所述第一塑封层上，且第二芯片的芯片PAD向上；

S4，在第一塑封层上形成将所述第二芯片包封的第二塑封层，并对第二塑封层进行减薄处理；

S5，将承载片和键合层去除；

S6，在第一塑封层和第二塑封层上形成贯穿该两层塑封层的通孔，在该该通孔中制作导电柱；