[发明专利]一种用于一维卷积的卷积神经网络协处理器

权利要求书

1.一种用于一维卷积的卷积神经网络协处理器，其特征在于，包括：

中央控制器，用于产生数据地址，以及控制所述卷积神经网络协处理器中各部件工作；

片上RAM，所述片上RAM与所述中央控制器连接，用于存储输入特征图数据和卷积核的权重数据；

乘法累加器阵列，所述乘法累加器阵列与所述中央控制器、所述片上RAM连接，用于根据所述数据地址从所述片上RAM读取输入特征图数据以及卷积核的权重数据，进行输入特征图和卷积核之间的卷积运算，其中所述乘法累加器阵列包括Kout×Xin个乘法累加器，Kout和Xin均为大于0的自然数，Kout为层数，Xin为列数，每个乘法累加器用于进行单通道的一维卷积核和一维输入特征图的卷积运算；

在进行卷积运算时，所述片上RAM并行向所有乘法累加器广播所述输入特征图数据和所述卷积核的权重数据；每个乘法累加器接收一个通道的输入特征图数据，且不同层的同一列乘法累加器共用一个通道的输入特征图数据；每一层乘法累加器对应一个卷积核，每个乘法累加器接收其所在层对应的卷积核的一个通道的权重数据。

2.如权利要求1所述的卷积神经网络协处理器，其特征在于，所述片上RAM还用于存储卷积核的偏置值和输出特征图数据；

所述乘法累加器阵列还包括加法器树和激活运算单元，其中每层乘法累加器都有一个加法器树，每层的加法器树与该层的每个乘法累加器连接，用于累加该层所有乘法累加器的卷积运算结果以得到卷积部分和；

每层的加法器树还与所述片上RAM连接，用于从所述片上RAM获取该层对应的卷积核的偏置值，将所述卷积部分和与所述偏置值相加得到待激活输出特征图数据；

所述激活运算单元与所述加法器树、所述片上RAM连接，用于对所述待激活输出特征图数据进行函数激活处理以得到输出特征图数据，并写入所述片上RAM中。

3.如权利要求2所述的卷积神经网络协处理器，其特征在于，每个加法器树连接有一FIFO存储器；

当输入特征图的通道数Chi大于Xin和/或卷积核的数量Cho大于Kout时，则所述输入特征图数据被分为Chi/Xin组，每组包括Xin个通道的所述输入特征图数据，所述卷积核的权重数据被分为Cho/Kout组，每组包括Kout个卷积核的权重数据，其中Chi和Cho均为大于0的自然数；

所述乘法累加器阵列从所述片上RAM依次读取各组权重数据，对于每一组权重数据，所述乘法累加器阵列从所述片上RAM依次读取各组输入特征图数据，分别与该组权重数据进行卷积运算，从而完成所有通道的输入特征图数据和所有卷积核之间的卷积运算；

所述FIFO存储器用于暂存卷积部分和，其中每轮卷积运算中所述加法器树得到的卷积部分和与所述FIFO存储器存储的卷积部分和相加，然后写入所述FIFO存储器以更新所述FIFO存储器中的卷积部分和，每当一组权重数据完成与所有输入特征图数据组的卷积运算时，所述加法器树从所述片上RAM获取其所在层对应的卷积核的偏置值，将所述FIFO存储器中的卷积部分和与该偏置值相加得到待激活输出特征图数据，然后清空所述FIFO存储器。

4.如权利要求2或3所述的卷积神经网络协处理器，其特征在于，所述片上RAM包括输入RAM、权重RAM、偏置RAM和输出RAM；

所述输入RAM与所述乘法累加器阵列连接，用于存储输入特征图数据以及并行向所有乘法累加器广播所述输入特征图数据；

所述权重RAM与所述乘法累加器阵列连接，用于存储卷积核的权重数据以及并行向所有乘法累加器广播所述卷积核的权重数据，其中所述权重RAM包括Kout个分区，每层乘法累加器具有与之对应的一个分区，每个分区存储一个卷积核的权重数据，每个分区用于向对应层的乘法累加器广播所存储的权重数据；

所述偏置RAM与所述加法器树连接，用于存储卷积核的偏置值；

所述输出RAM与所述激活运算单元连接，用于存储输出特征图数据。

5.如权利要求4所述的卷积神经网络协处理器，其特征在于，还包括池化运算单元，所述池化运算单元与所述输入RAM和输出RAM连接，用于对所述输出RAM中存储的输出特征图数据进行池化运算，并存入所述输入RAM中以作为下一次卷积运算或全连接层运算的输入特征图数据。