[发明专利]可SerDes接口信号识别的FPGA原型验证平台

说明书

本发明的可SerDes接口信号识别的FPGA原型验证平台，通过使用了RTL代码实现机器学习算法，并用由Xilinx MGT接收模块输出的并行数据作为训练集进行训练，最终得出电路输入状态的预测模型，再基于该预测模型对输入模型的信号进行预测，并根据该预测结果恢复为输入所述加扰模块前由平台上的SerDes接口接收的串行数据；本发明有效的避免了由于部分MGT电路内部设计问题，使得电路识别输入为不定态，最终会产生错误的输出结果，对原型验证干扰问题的出现，方便在FPGA原型验证过程中能过清晰地掌握信号的输入状态，也可以及时的对输入进行调整，优化了整个流程。

技术领域

本发明涉及集成电路设计验证领域，特别是涉及一种可SerDes接口信号识别的FPGA原型验证平台。

背景技术

在芯片设计领域，设计完成的芯片流片一次的成本代价高昂，在流片之前必须尽量验证其代码功能完备，消除其前端逻辑RTL(Register Transfer Level)设计及架构设计中的所有bug。使用现场可编程逻辑门(FPGA)原型验证平台是现在芯片验证最为先进的方法。FPGA可以以接近实际芯片的工作速度运行整颗芯片的各项功能，相较于软件仿真工作的速度缺陷，FPGA原型验证更容易发现RTL设计的缺陷和bug，成为大型芯片验证的重要方法。而且FPGA可以反复擦写，能够适应芯片设计验证的反复迭代。

由于芯片规模变大，单颗FPGA无法承载整个设计，因此需要将设计切割放到不同的FPGA里，FPGA之间通过高速互联接口来连接。对于高速接口来说，一个关键的问题就是参数的配置，在FPGA连接处，由于部分MGT电路内部设计问题，使得电路识别输入为不定态，最终会产生错误的输出结果，对原型验证造成干扰。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可SerDes接口信号识别的FPGA原型验证平台，用于解决现有技术中出现的以上技术问题。

为实现上述目的及其他相关目的，本发明提供一种可SerDes接口信号识别的FPGA原型验证平台，所述平台包括：加扰模块，用于对输入的由SerDes接口接收的串行数据进行加扰，以获得加扰后的并行数据；Xilinx MGT发送模块，连接所述加扰模块，用于将加扰后的并行数据转为串行数据；Xilinx MGT接收模块，连接所述Xilinx MGT发送模块，用于将由Xilinx MGT发送模块获得的串行数据转为并行数据，以获得信号状态识别输入数据；信号状态识别模块，连接所述Xilinx MGT接收模块，用于基于经过训练的信号状态预测模型，根据所述信号状态识别输入数据获得对应的信号状态识别结果；解扰模块，连接所述XilinxMGT接收模块以及信号状态识别模块，用于显示所述信号状态结果，并基于所述信号状态结果将所述信号状态识别输入数据恢复为输入所述加扰模块的串行数据。

于本发明的一实施例中，所述信号状态预测模型的训练方式包括：基于多个信号状态识别输入样本数据以及各信号状态识别输入样本数据对应的信号状态标签训练获得所述信号状态预测模型。

于本发明的一实施例中，每个信号状态识别输入样本数据由SerDes接口接收的一串行数据分别依次经过所述加扰模块、Xilinx MGT发送模块以及Xilinx MGT接收模块获得。

于本发明的一实施例中，所述信号状态预测模型的训练方式包括：根据多个信号状态识别输入样本数据以及各信号状态识别输入样本数据的信号状态标签训练得到初步预测模型；检验所述初步预测模型是否满足误差条件和/或学习次数条件；若满足，则将所述初步预测模型作为信号状态预测模型；若不满足，继续进行下一轮学习直至满足所述误差条件和/或学习次数条件。

于本发明的一实施例中，所述信号状态识别结果包括：正常状态结果以及非正常状态结果。

于本发明的一实施例中，所述非正常状态结果包括：误码状态结果或信息丢失状态结果。