[发明专利]用于延时链型时间数字转换器的采样控制电路及控制方法

权利要求书

1.一种用于延时链型时间数字转换器的采样控制电路，其特征在于：包括细粒度信号检测电路、边沿检测电路、有效采样判断电路，与延时链型时间数字转换器中的延时链电路和寄存器电路连接；

所述延时链电路包括依次串联的N个延时单元，所述寄存器电路包括与N个延时单元一一对应的N个寄存器；所述细粒度信号检测电路、边沿检测电路、有效采样判断电路及N个寄存器的时钟输入端均连接外部时钟CLK；第一个所述延时单元的输入端与被测信号Hit连接，每个延时单元的输出信号Hit_n与对应寄存器输入端连接，对应的寄存器用于采样其对应的延时单元的输出信号Hit_n；1≤n≤N，N1且n和N为正整数；

其中前个延时单元中任一个输出的信号作为边沿检测信号，发送至边沿检测电路；

所述N个寄存器的输出端分别与细粒度信号检测电路的N个输入端连接；所述细粒度信号检测电路的输出端与有效采样判断电路的一个输入端连接；

寄存器在粗粒度时钟的上升沿对延时单元输出信号Hit_n进行采样，作为细粒度时间信号发送至细粒度信号检测电路；

所述细粒度信号检测电路用于接收细粒度时间信号，并产生细粒度时间标志信号Fine_valid传输至有效采样判断电路；所述粗粒度时钟为外部输入时钟CLK；所述边沿检测电路的输出端连接有效采样判断电路的另一输入端，边沿检测电路用于接收边沿检测信号，并产生边沿跳变标志信号Edge_valid传输至有效采样判断电路；

所述有效采样判断电路用于根据接收到的细粒度信号检测电路输出的细粒度时间标志信号Fine_valid和边沿检测电路输出的边沿跳变标志信号Edge_valid，在第i个粗粒度时钟周期判断采样的有效数据的准确周期，并输出采样有效控制信号Wr_en；i≥1，且i为正整数。

2.根据权利要求1所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：

所述细粒度信号检测电路检测到细粒度时间信号存在连续的1，则细粒度时间标志信号Fine_valid为高电平，否则Fine_valid为低电平。

3.根据权利要求2所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：

所述边沿检测信号为第前5个延时单元中任一个的输出信号。

4.根据权利要求3所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：

所述边沿检测电路在粗粒度时钟上升沿检测到边沿检测信号由低电平到高电平的跳变时，输出的边沿跳变标志信号Edge_valid为高电平，否则Edge_valid为低电平。

5.根据权利要求4所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：

所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；

所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；

若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。