[发明专利]一种点积运算装置

说明书

本申请提供一种点积运算装置，所述点积运算装置包括：译码模块、符号与指数运算模块、指数比较求差模块、尾数乘法模块、加法器、有效数对齐模块、符号处理与尾数相加模块、尾数归一与指数调整模块和编码与舍入模块，由于采用融合操作，在加法器内无需进行中间结果的译码和编码与舍入功能，导致本申请所需译码模块和编码与舍入模块的数量减少，因此减小了硬件面积和硬件功耗；并且，由于减少了译码模块和编码与舍入模块，因此计算的关键路径缩短，从而减小了计算延迟；进一步的，由于每个编码与舍入模块在数据输出时均根据输出精度的限制进行舍入，因此编码与舍入模块减少导致整个计算过程需要舍入的次数减少，从而提升了点积结果的精度。

技术领域

本申请涉及Posit点积运算领域，尤其涉及一种点积运算装置。

背景技术

传统的单精度浮点格式在多数神经网络模型中都表现出较好的精度，然而随着神经网络模型复杂度的提高，神经网络模型中参数的数量与计算量也随之增加。对于复杂度较高的神经网络模型中的点积运算过程，传统的单精度浮点格式存在位宽冗余的问题。

为了避免位宽冗余的问题，目前将低位宽的Posit格式应用于神经网络模型中的点积运算，其中，如图1a所示，Posit格式是一种包括符号位04、regime字段05、指数段06和尾数段07的数据格式，regime字段是一种由连续相同的位和相反位组成的字段。

传统实现点积运算的装置包括乘法器01、加法器02等多个器件，且每个乘法器01包含符号与指数运算模块、指数比较与求差模块、尾数乘法模块、有效数对齐模块、尾数归一与指数调整模块、编码与舍入模块和2个译码模块；每个加法器02内部包含指数比较与求差模块、有效数对齐模块、符号处理与尾数相加模块、尾数归一与指数调整模块、编码与舍入模块和2个译码模块，每个2输入点积单元03内部均包含符号与指数运算模块、指数比较与求差模块、尾数乘法模块、有效数对齐模块、符号处理与尾数相加模块、尾数归一与指数调整模块、编码与舍入模块和4个译码模块。每个器件在接收到数据后，通过该器件内的译码模块对接收到的数据进行解码，再由该器件对解码后的数据进行处理，并通过编码与舍入模块对处理后的数据进行编码，通过编码将处理后的数据转换为Posit格式。也就是说，相关技术中，实现点积运算的装置中的各个器件在进行数据计算前，均需通过该器件内置的译码模块对接收到的数据进行解码，并在数据计算完成后，通过该器件内置的编码与舍入模块，将计算后的数据转换为Posit格式。

如图1b所示，以Posit格式的数据在乘法器01和加法器02中的计算过程为例，将至少两组Posit格式的数据通过乘法器01内的译码模块解码，分别得到其中每一组数据的符号、指数值和尾数值，其中，每一组数据均包括一个被乘数和一个乘数。例如：在图1b中，a₀和b₀、a₁和b₁、a₂和b₂、a₃和b₃分别为一组数据。将至少两组解码后的数据通过乘法器01相乘，分别得到其中每一组解码后的数据的乘积，将至少两组解码后的数据的乘积分别通过乘法器01的编码与舍入模块进行编码以及根据对输出编码结果的精度限制进行舍入，分别得到其中每一组解码后的数据的乘积的编码结果，所述编码结果为Posit格式，再将编码结果输出至加法器02。加法器02通过内置的译码模块对乘法器01传输的编码结果进行解码，分别得到其中每一个所述编码结果的符号、指数值和尾数值，再将解码后的所述编码结果通过加法器02相加，分别得到其中每两个解码后的所述编码结果之和，将所述编码结果之和通过加法器02内置的编码与舍入模块进行编码以及根据对输出编码结果的精度限制进行舍入，以得到Posit格式的数据，并将该Posit格式的数据作为加法器02的输出。各个器件依次对数据进行处理，得到点积结果，所述点积结果为Posit格式。