[发明专利]半导体集成器件的制造方法

说明书

本发明提供了一种半导体集成器件的制造方法方法，应用于半导体技术领域。具体的，其通过在去除了低压器件区的厚氧形成该区域的MOS器件的栅氧的过程中，同时在SGT器件中的表面形成一层薄氧层，从而弥补在刻蚀形成SGT器件的栅极多晶硅时，由于刻蚀过程中的误差导致的SGT器件的栅氧的损伤，进而避免了SGT器件发生漏电的问题，即，提高了器件的性能。并且，本发明提供了一种可以在同一块芯片同步生产SGT分离器件和BCD功率IC器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，再将二者键合连接，而导致的二者之间的寄生Rs和Rc比较大的问题，同时也提高了SGT器件和BCD器件的性能匹配度。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体集成器件的制造方法。

背景技术

功率集成IC被广泛应用在电源管理、电机驱动、汽车电子和工业控制等领域。BCD指的是将Bipolar、CMOS、DMOS等高压功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计和外围芯片更简洁等特点，快速发展为功率IC领域的主流技术。BCD技术中的Bipolar双极晶体管具有高模拟精度主要用于模拟电路中，CMOS具有高集成度主要用于逻辑电路中，DMOS具有高功率(高电压)特性常用作开关作用。

现有技术中，BCD器件中往往集成有高压器件和低压器件，例如，高压器件可以是LDMOS器件、高压JFET器件等，低压器件可以是低压MOS器件等。而分立栅或屏蔽栅MOSFET，是一种改进型的UMOS器件，相比于UMOS开关速度更快、开关损耗更低。根据poly的结构分上下(UD SGT)和左右(LR SGT)。其中，SGT器件利用电荷平衡原理，通过适当提高外延层掺杂浓度以减小导通电阻；利用屏蔽栅降低Cgd/Ciss，改善Dv/dt能力。

目前，市场上的SGT分离器件和PowerIC(功率IC)的BCD器件普遍是分开生产，然后合封在一起形成模块的。因此，在高端应用领域，应用上述方式形成的这种模块存在以下问题：1、SGT分离器件和BCD的Power IC器件是通过bonding wire连接的，则将导致寄生Rs和Rc比较大；2、SGT分离器件和BCD的PowerIC器件是非同步生产的，因此其相互间的性能匹配度不高。

发明内容

本发明的目的在于提供一种半导体集成器件的制造方法，以提出一种将SGT器件和BCD器件集成在同一芯片的新型制造方法，并同时可以解决SGT器件在刻蚀形成栅极多晶硅的过程中会发生过刻蚀SGT器件的栅氧，导致的器件栅氧可靠性低的问题。

为解决上述技术问题，本发明提供一种半导体集成器件的制造方法，具体的，该制造方法至少可以包括如下步骤：

提供一半导体衬底，所述半导体衬底包括依次并排排列的SGT器件区、低压器件区和高压器件区，所述低压器件区包括PMOS区和NMOS区，所述高压器件区包括NLDMOS区和PLDMOS区，所述半导体衬底上形成有多个用于隔离所述SGT器件区、低压器件区和高压器件区中各器件结构的沟槽隔离结构，而所述沟槽隔离结构的顶面高于所述半导体衬底的顶面；

在所述SGT器件区所对应的半导体衬底内形成栅极沟槽、耐压槽以及填充在所述栅极沟槽内的第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅，其中所述源极多晶硅还填满所述耐压槽，所述栅极多晶硅覆盖在所述隔离层的表面上并至少填满剩余的栅极沟槽，且还延伸覆盖在所述耐压槽中的所述源极多晶硅以及所述低压器件区和所述高压器件区所对应的半导体衬底的表面上，所述第二氧化层还延伸覆盖在相邻所述沟槽隔离结构之间的半导体衬底的表面上；

回刻蚀所述栅极多晶硅，直至所述耐压槽和所述栅极沟槽中剩余的栅极多晶硅与所述回刻蚀后剩余的第二氧化层的表面齐平；

在所述半导体衬底的表面上形成第三氧化层，所述第三氧化层覆盖所述剩余的第二氧化层的表面上，并延伸覆盖在所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面上。