[发明专利]一种非对称应力分布垂直沟道纳米线晶体管的集成方法

说明书

本发明公开了一种非对称应力分布垂直沟道纳米线晶体管的集成方法，属于超大规模集成电路制造技术领域。本发明分别对源漏材料和沟道材料设计，在沟道中有效地施加单轴应力，通过调节其应力大小和分布实现N/P型器件驱动电流互补。同时，本发明有效提高了P型MOSFET的空穴迁移率和开态电流，垂直纳米线器件在制备工艺中能够实现源漏的分立制备，为器件特性的调节提供更大的灵活性。

技术领域

本发明属于超大规模集成电路制造技术领域，涉及一种非对称应力分布的垂直沟道纳米线/纳米片晶体管。

背景技术

当半导体器件进入5nm技术代后，以鱼鳍型场效应晶体管(FinFET)为代表的水平沟道器件在进一步等比例缩小进程上，面临器件尺寸和密度达到光刻极限等挑战。因此，垂直沟道纳米线/纳米片器件因为其物理栅长、接触孔间距可以独立于沟道投影面积等比例缩小，从而提升集成密度的优势而受到关注。

在CMOS电路中，为实现N/P型器件的互补，要求N型器件与P型器件的开态电流相互匹配。在硅材料中，空穴的迁移率远低于电子但对应变变化更加敏感，因此在水平CMOS器件集成工艺中，通过应力工程如应力硅沟道和源漏应力工程提升P型器件的驱动电流。

目前，见诸报道的垂直沟道纳米线/纳米片器件的集成方案主要采用各向异性刻蚀形成垂直沟道。在刻蚀过程中，应力将根据图形大小发生演化且应力的大小和方向均会再分布，而且受限于沟道方向，垂直沟道器件无法通过常规应力工程对沟道施加应力。

因此，为实现驱动电流互补的垂直沟道CMOS器件，业界亟需一种应力施加及调控集成方案。

发明内容

针对以上问题，本发明提供一种非对称应力分布垂直沟道纳米线晶体管的集成方法，有利于实现N型器件和P型器件开态电流互补。

本发明的技术方案如下：

一种非对称应力分布垂直沟道纳米线晶体管的集成方法，其特征在于，包括如下步骤：

A.在衬底上外延形成单晶材料，对NMOS来说，要求重掺杂有源区材料的晶格常数大于轻掺杂沟道层，对PMOS来说，要求重掺杂有源区材料的晶格常数小于轻掺杂沟道层；形成底部源漏材料和沟道材料叠层；通过晶格适配使轻掺杂沟道层内产生垂直方向上的单轴应力；

B.在有源层形成器件间隔离；

C.通过图形化形成垂直沟道；

D.沉积一层介质，形成底部栅隔离；

E.沉积一层假栅材料，并图形化形成假栅图形；

F.沉积一层介质，形成顶层栅隔离；

G.对顶层栅隔离介质进行图形化，并通过外延形成的顶层源漏，对NMOS来说，要求顶层源漏材料的晶格常数大于轻掺杂沟道层，对PMOS来说，要求顶层源漏材料的晶格常数小于轻掺杂沟道层，同时为实现器件沟道内应力的非对称分布和对沟道应力的调控，顶层源漏材料的晶格常数与底层源漏材料的晶格常数不相同，以保证通过晶格失配对沟道层产生垂直方向上的单轴应力；

H.假栅去除并形成栅氧化层和金属栅

I.形成器件各端的金属接触；

J.后续按已公开的后端工艺完成器件集成。

进一步，所述步骤A具体包括：

A1.通过硬掩模材料覆盖PMOS区域，选择性外延生长一层半导体材料，形成N型的重掺杂有源区，该有源区即垂直晶体管的下方的源端或漏端；

A2.外延生长一层半导体材料，形成P型的轻掺杂区域，其厚度定义N型器件沟道长度；

A3.去除PMOS区域的硬掩模，通过硬掩模材料覆盖NMOS区域；