[发明专利]JFET注入型N沟道SiC MOSFET器件及其制备方法

说明书

本发明公开了一种JFET注入型N沟道SiC MOSFET器件及其制备方法，所述方法包括如下步骤：在外延层上淀积第一介质层作为离子注入缓冲层；将JFET区上方的第二介质层刻蚀，刻蚀后进行JFET区离子注入；淀积第三介质层，再大面积刻蚀第三介质层并终止于第二介质层，腐蚀第二介质层，自对准形成P阱注入图形，进行P阱注入；再淀积第四介质层，对第四介质层进行光刻形成N型重掺杂源区图形，自对准形成沟道；腐蚀掉第三介质层与第四介质层，光刻形成P型重掺杂接触区，进行离子注入；热氧化形成栅介质层，通过LPCVD淀积多晶硅作栅极完成正面结构。所述方法避免了光刻精度不足，且光刻步骤少，易于精确控制沟道长度，并能够降低JFET电阻，提升器件性能。

技术领域

本发明涉及电子元器件技术领域，尤其涉及一种JFET注入型N沟道SiC MOSFET器件及其制备方法。

背景技术

由于宽禁带半导体SiC的材料优势以及与Si工艺相兼容的特性，SiC二极管以及MOSFET逐渐开始商业化，高击穿电压、低导通电阻以及大功率的需求也随之逐渐上升。

对于1 KV级平面栅SiC MOSFET器件而言，导通电阻的主要占比有沟道电阻、JFET区电阻以及漂移区电阻。当器件的沟道长度较大时，沟道电阻为导通电阻的重要影响因素，占比大于50%。因此，为了实现低导通电阻的大功率器件，器件的沟道长度需缩短，而随着沟道长度的减小，JFET区电阻以及漂移区电阻占比逐渐提高，且当JFET区宽度以及沟道长度减小到一定程度时，JFET区电阻与漂移区电阻相当。漂移区掺杂浓度以及厚度受到击穿电压的限制，因此，漂移区电阻仅由其材料参数决定。JFET区电阻的决定因素包括JFET区宽度与JFET区掺杂浓度，JFET区宽度作为元胞尺寸的一部分，当器件元胞尺寸受限时，JFET区宽度变化对导通电阻影响不大；所以，为了降低JFET区电阻，可以提升JFET区掺杂浓度，目前有两种方法：第一种是在N型漂移区上外延生长高浓度N型电流扩展层(Current SpreadingLayer, CSL)；另外一种则是通过离子注入进行JFET区注入。

此外，随着沟道长度的减小，受光刻精度限制，沟道长度的尺寸较难精确控制，而自对准工艺通过淀积刻蚀避开了使用光刻形成注入图形，能够精确控制沟道尺寸，达到亚微米级别。在元胞中相邻P阱之间的区域即为JFET区，因此，P阱的离子注入与JFET区离子注入可通过自对准实现，并可以与后续沟道自对准工艺相兼容。

发明内容

本发明所要解决的技术问题是如何提供一种避免光刻精度不足，且光刻步骤少，易于精确控制沟道长度，并能够降低JFET电阻，提升器件性能的JFET注入型N沟道SiCMOSFET器件。

为解决上述技术问题，本发明所采取的技术方案是：一种JFET注入型N沟道SiCMOSFET器件，其特征在于：包括外延层，外延层的上部中间形成有JFET注入区，所述JFET注入区的两侧各形成一个P阱区，每个所述P阱区上表面的内侧形成有一个N+区，所述N+区外侧的所述P阱区的上表面成有一个P+区，所述外延层的上表面形成有栅介质层，所述栅介质层的左右两侧分别延伸到所述N+区的上表面，所述栅介质层的上表面形成有栅极，所述栅极的外侧形成有层间介质，所述层间介质将所述栅极以及栅介质层的左右侧面覆盖，且所述层间介质与左右两侧的N+区的上表面接触，所述层间介质的外侧形成有源极，所述源极的左右两侧与所述P+区以及层间介质外侧的N+区接触，所述外延层的下表面形成有漏极。

进一步的技术方案在于：所述外延层包括位于下侧的N+衬底和位于上侧的N-漂移区。

本发明还公开了一种JFET注入型N沟道SiC MOSFET器件的制备方法，其特征在于包括如下步骤：

S1：在外延层上淀积第一介质层作为离子注入缓冲层；在第一介质层的表面淀积第二介质层，将JFET区上方的第二介质层刻蚀，刻蚀后进行JFET区离子注入；

S2：在上述器件的表面淀积第三介质层，再大面积刻蚀第三介质层并终止于第二介质层，使用湿法腐蚀去掉剩余的第二介质层，自对准形成P阱注入图形，在JFET区的两侧进行P阱离子注入；