[发明专利]一种输入分段式的流水线逐次逼近型模数转换器

说明书

本发明属于集成电路技术领域，具体为一种输入分段式流水线逐次逼近型模数转换器。本发明电路包括两个对称的通道，每个通道包括：输入缓冲器、两级逐次逼近型模数转换器、自适应数字选择逻辑电路和开环余量放大器。输入缓冲器对输入信号进行放大并分成四段模拟信号；四个第一级逐次逼近型模数转换器分别对这四段模拟信号进行采样量化，从而得到四组数字码值；利用自适应数字选择逻辑电路在四组数字码值中选择出正确量化的结果，并将其对应的模拟余量传递给开环余量放大器；开环余量放大器对模拟余量信号进行放大，由第二级逐次逼近型模数转换器进行采样量化，并产生第二级数字码值。本发明把低电压域低功耗的输入缓冲器应用于高性能模数转换器。

技术领域

本发明属于集成电路技术领域，具体涉及一种流水线逐次逼近型模数转换器。

背景技术

随着数据要求的提高，高速和高分辨率的模数转换器不可缺少。流水线逐次逼近型模数转换器（Pipelined-SAR ADC）比传统的流水线型ADC更节能，在速度，分辨率和线性度方面，又优于SAR ADC，具有很大优势。

对于采用顶极板采样的电容型 SAR ADC，在采样周期内，所有电容的底极板接固定直流电平，顶极板与采样开关相连。所以对于驱动 SAR ADC 的前端模拟电路来说，它的负载就是总采样电容。然而随着 ADC 分辨率的上升，电容总数呈指数型增长，这对输入缓冲电路提出了很高的要求。尤其对于高速 ADC 的驱动电路来说，在短时间内驱动这么大的电容，并且希望其在宽摆幅输出时（最好能达到 ADC的满摆幅输入）保持高线性度，无疑增加了其设计难度。

最常见的输入缓冲器电路采用源跟随器结构。但是源跟随器的线性化技术使得从电源到地叠加了多个晶体管，想要得到满足ADC 满摆幅输入的输出信号，缓冲器的电压域要远远高于 ADC 的电压域。此外，驱动高速高精度 ADC 的本质是在足够短的时间内给采样电容充电，这就要求驱动电路有足够高的压摆率（slew rate）和小信号带宽，源跟随器的小信号带宽只由跨导决定，增大压摆率和带宽都意味着增大电流，电路的功耗巨大。目前输入缓冲器电路的功耗越来越成为高性能ADC功耗的主要来源。

因此，带有低功耗、不跨电压域的输入缓冲器是设计高性能ADC的关键。

发明内容

本发明的目的在于提出一种可减少输入缓冲器的功耗和设计复杂度的输入分段式的流水线逐次逼近型模数转换器，以进一步提升电路性能。

本发明的设计原理如公式1所示，当信号功率和噪声功率同时增大M倍时，信噪比不发生改变，而采样电容缩小为原来的1/M，采样电容缩小可以有效地改善输入缓冲器和模数转换器的整体功耗和面积。据此，本发明通过并联M个采样电容为C/M²的SAR ADC结构，可极大地减少输入缓冲器的功耗和设计复杂度。此外，本发明采用对称的双通道结构进一步提升电路的性能。

(1)。

本发明提出的输入分段式的流水线逐次逼近型模数转换器，其整体电路由两个对称的通道组成，每个通道电路包括：4个具有不同输入参考电压的开环输入缓冲器(InputBuffer)，4个第一级逐次逼近型模数转换器(SAR ADC)，自适应数字选择逻辑电路(MUX)，开环余量放大器(RA)和第二级逐次逼近型模数转换器(SAR ADC)；本发明使用输入缓冲器对输入信号进行放大并分成四个不同的量化区间；采用四个第一级逐次逼近型模数转换器分别对这四个区间进行模拟信号到数字码值的转换；利用自适应数字选择逻辑电路在四组数字码值中选择出正确量化的结果，并将其对应的模拟余量传递给开环余量放大器；开环余量放大器对此模拟余量信号进行放大，放大后的信号由第二级逐次逼近型模数转换器进行采样量化，并产生第二级量化数字码。每个通道内前后两级以流水线方式工作，第一级和第二级的数字码值经同步处理后输出。其中：

所述4个具有不同输入参考电压的开环Input Buffer，将输入信号与4组不同的输入参考电压进行比较从而将输入信号放大至4个不同的区间；